3.2 时序(1学时).pptVIP

时 序 寄存器时序参数 同步系统 时钟的非理想化 时钟偏差 时钟沿到达不同空间的时间差别; 各个周期的偏差相同； 不造成时钟周期的变化，只有相位的偏移； 衡量时钟分布好坏的指标； 时钟抖动 给定空间上时钟周期的变化; 可正可负，平均值为0的随机量； 需要严格限定抖动的范围； 衡量时钟本身好坏的指标； 偏差与抖动 Skew(偏差）和Jitter（抖动） 都会影响时钟周期的有效性 时钟非理想化的原因 正负偏差 正偏差 负偏差 偏差的影响 抖动的影响 沿触发系统 双向时钟 H树型时钟分布 H-tree 实际的H-tree 网格型时钟分布 例：Alpha 21164处理器 时钟频率：300MHz，930万个晶体管 时钟的总负载：3.25nF 采用分级时钟分布 进入芯片的时钟信号首先通过位于芯片中央的一个6级缓冲器。 它所产生的信号用metel3分配到位于二级高速缓存存储器和执行单元边沿之间的左右两排最终时钟驱动器上。 这些驱动器所产生的信号被驱动到一个metel3和metel4导线的网格上。 最终的时钟驱动反相器的等效晶体管宽度为58cm！ 21164版图 21164时钟分布 21164的时钟偏差 解决大规模、高性能同步设计中的时钟偏差和时钟分布问题是可以实现的。 然而要使这样一个电路可靠地工作则需要精心地规划和周密的分析 Alpha 21264 21264时钟偏差 同步电路和异步电路 同步电路 围绕一个时钟设计（全局时钟信号） 需要考虑最坏情况（木桶效应） 时钟的翻转带来极大的功耗 要考虑时钟偏差和抖动 异步电路 设计和时钟无关 各个电路可分别工作在不同的速度 根据需要翻转，降低时钟上的功耗 无木桶效应 * * D Clk Q D Q Clk tc-q thold T tsu 同步信号：相对于系统时钟只在预先决定的时间周期上发生翻转的信号，具有与本地时钟完全相同的频率并与该时钟保持一个已知的固定相位差。 异步信号：可以在任意时间发生翻转的信号。 目前设计的所有系统都采用周期性的同步信号或时钟。时钟的产生和分布对系统的性能和功耗会产生显著的影响。一个上升沿触发系统，在理想情况下假设从中心分布点到每个寄存器的时钟路径完全均衡，那么在系统不同点处的时钟相位也应完全相同。 Clk Clk tSK tJS 1、时钟产生；2、器件；3、互连；4、电源电压；5、温度；6、电容负载；7、耦合至相邻线 所有这时钟时钟些因素都会影响时钟 a）时钟布线的方向与数据通过流水线的方向一致，时钟偏差为正；b）时钟布线与数据方向相反时，时钟偏差为负值。 Launching edge arrives before the receiving edge. 增加了时钟周期的有效长度，提升了电路的性能 Receiving edge arrives before the launching edge. 缩短了时钟周期的有效长度，降低了电路的性能 最小时钟周期（取决于最坏情况下的传播延时）: T + ? = tc-q + tlogic+ tsu R1 D Q Combinational Logic In CLK t CLK1 R2 D Q t CLK2 t c - q t su, t hold t logic CLK -t jitter T CLK t jitter CLK In Combinational Logic t c-q t logic t su, t hold REGS t jitter j k l m n o 在理想情况下，时钟周期起始于边沿2而结束于边沿5。最坏情况发生在当前时钟周期的上升沿因抖动而延后到边沿3，而下一个时钟周期的上升沿又因抖动而提前到边沿4，结果用来完成操作总时间减少了2tjitter。 Clk T TSU TClk-Q TLM Latest point of launching Earliest arrivalof next cycle TJI tclk-q + tlogic + Tsu - d + 2 Tjitter = T 最小时钟周期： R E G f R E G f R E G f . R E G f log Out In Clock Distribution Positive Skew Negative Skew 根据数据传送的方向时钟偏差值可正可负，设计者必须考虑最坏情况下的时钟偏差。需要设计一个偏差小的时钟网络。 时钟分布技术：从中央时钟源到时钟控制元件的绝对延时没有什么关系，只有在时钟控制点之间的相对相位才是最重要的。 一个通常的时钟分布方法是采用均衡的路径（树结构），最常用的时钟分布技术是H树网络。 IBM微处理器 的时钟RC匹配分布 使传送时钟信号至子功能块的互连线具有相同的长度