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基于异步替换异步流水线设计 　　摘要：本文提出了异步替换的概念，即将同步流水线的控制通路和数据通路分离，然后将控制部分用异步结构实现，替换同步控制结构，以完成异步流水线的设计。本文首先提出并证明了基于寄存器的异步流水线结构能够获得与同步流水线相似的性能。一个用于异步替换的设计流程被提出，并被用于一款16位DSP的设计。结果显示，与同步结构相比约20%的性能获得了提升，这证明了异步替换的可行性。利用异步替换，可以充分利用同步流水线的丰富资源方便地设计异步流水线。 　　关键词：异步替换；流水线；性能；异步设计 　　 　　1 引言 　　 　　同步电路在上个世纪得到了很大的发展，但是随着性能和功耗的要求越来越高，同步电路的设计难度越来越大。 　　异步电路目前的发展越来越受到电路设计业的重视，与同步电路相比，异步电路拥有如下的优势：低功耗、无虚考虑时钟同步及产生的一系列问题等。然而异步电路由于缺乏成熟的EDA工具和完备的设计理论而设计难度较大，这极大地制约了异步电路的发展。异步替换就是在这种背景下提出来的。通过替换控制部分，而其他部分保留同步结构可以使设计难度大大降低，而保留异步电路的优势。 　　 　　2 异步替换策略 　　 　　在同步流水线基础上进行的异步设计能够在保证功能的前提下获得较好的性能。在此基础上异步替换的设计方法被提出，即将同步流水线的控制通路和数据通路分离，然后将控制部分用异步结构实现，替换同步控制结构，以完成异步流水线的设计。 　　通过对上述同异步流水线的时序分析，可以发现在实现上，两者最大的区别在于控制信号。即同步流水线要确保全局时钟周期内的时序要求，而异步流水线必须满足由Treq、Tack和Tc-cell所描述的控制信号确保流水线正常工作。 　　在这个前提下，基于异步替换的异步流水线实现流程被提出，如图1所示。其中左侧为实现步骤，右侧虚线部分为所获得的阶段性成果。其核心思想是在满足时序要求的前提下，替换同步流水线的时钟信号为异步流水线的控制信号，而数据通路的实现则完全按照同步流程进行。 　　此实现流程分为两个部分，即同步实现数据通路和异步替换控制信号。 　　同步实现部分包括步骤1和步骤2，完全按照同步流程实现。在此过程中，一个虚拟时钟被设定在数据通路上以设定时序约束。完成此过程后可以得到数据通路的真实延迟和可以达?\的最大速度。 　　异步替换部分包括步骤3到步骤6，它利用同步实现部分得到的数据通路实际延迟用于创建Muller流水线的延迟网络。虚拟时钟被删除，取而代之的是异步请求、响应信号组成的控制信号。 　　此流程在实现上的重点在于异步替换，特别是将全局时钟替换成异步延迟网络。替换原则就是应使异步控制的延迟尽量与虚拟时钟控制下的数据通路周期吻合，且满足异步流水线时序要求。 　　在构建延迟网络时，需要考虑控制信号的占空比，即周期信号为1的时间与为0的时间的比值。在大多数设计特别是基于锁存器(latch)的设计中需要保证占空比为1左右，以确保流水线时序。然而一般的标准单元不能确保占空比为1，当多个标准单元串联时占空比往往会更加恶化。所以延迟网络的构建要注意：选择占空比接近1的标准单元，如同步电路中时钟树综合时常用到的时钟缓冲器和反相器等；当发现有占空比恶化累计产生时应调整其前后排列或更换标准单元类型，可以通过脚本实现。 　　通过异步替换，同步时钟被异步控制信号所取代。在进行静态时序分析(Static Timing Analysis)时，要特别注意此时已经没有全局时钟，取而代之的是经延迟网络后的控制信号。 　　需要指出的是，在利用此流程进行异步流水线实现前，必须先构建Muller流水线的基本控制单元，如C-Cell等。这部分构建与同步电路标准单元库实现方法完全一致，这里不再赘述。 　　此流程得到的最终结果与同步电路实现流程一样，均为经过物理和时序验证的GDS文件，直接可以进行流片。 　　 　　与一般的异步设计流程相比，此流程有以下特点： 　　少量异步替换工作。本流程的异步控制流水线设计是通过结构分析和单元替换实现的，避免了对控制流水线的从头设计。因此无论是相比单纯异步电路设计或是同步流水线实现，其工作量很有限。 　　规避了异步电路的逻辑综合。本流程采用结构替换的设计方法，并对异步控制流水线直接采用网表描述。从而绕开了当前异步设计的主要难点，即对异步电路的行为级描述和逻辑综合。 　　 　　3 异步DSP设计和分析 　　 　　为了证明异步替换的可行性，本节进行了DSP的设计和分析。 　　3.1 DSP 设计 　　图2给出了一款16位简单流水线的流水线结构，部分兼容TI指令集。它由六级流水线组成，由图中阴影线划分。前三级为程序流控制模块，负责指令地址生成、取指和译