嵌入式原理(6)可编程逻辑系统.ppt

第11章 可编程逻辑系统 11-1 IC制造流程与分类 11-2 可编程逻辑设备 11-3 复杂可编程逻辑设备 11-4 现场可编程门阵列 11-5 CPLD/FPGA电路开发流程 11-6 CPLD/FPGA的选择 11-7 总结 11-1 IC制造流程与分类 ASIC设计周期长、开发费用高、不容易调试及模拟。 CPLD及FPGA设计方式灵活、容易执行功能仿真及电路制作，开发成本低，拥有完整电路设计开发流程及软件。 IC制造流程可以分为全定制化、半定制化以及可规划逻辑阵列等三种。 定制化以及半定制化量产的数字IC制造流程 定制化以及半定制化量产的数字IC制造流程 根据电路布局设计光罩。类似制作照相机的底片，一般会分成好几层的光罩，甚至达到几百层。 光罩用来制作硅表面上的分层结构。硅晶圆就是利用特殊光线通过光罩照射在表面形成电路布局，再利用化学反应进行材质的蚀刻等工作来完成所需要的电路。 利用测试机台的探针接触IC上的接点来测试晶圆上IC的功能。 当功能测试完成后，就可以将IC芯片从晶圆上切割下来，送到IC封装厂进行IC的封装。 完成封装后的IC再送回开发人员的手中进行测试。 待所有测试完成后，就变成所见到的芯片。 定制化以及半定制化量产的数字IC制造流程 缺点：设计制造周期长、成本高 通常制造一个全定制化或者是半定制化IC需要很久的时间，一般是好几个月的时间。 当电路设计出现问题，势必又得将修改的电路送去制作出另一个新的IC。 解决方案 采用可规划逻辑设备与电路做先期验证或是直接当作产品。 11-2 可编程逻辑设备 可编程逻辑设备（PLD） PLD能将数字系统实现在硬件电路上，能在现场规划并运行。 利用一台PC机及相应软件资源，就可设计并验证数字电路。 使用CPLD/FPGA的优点 可立即烧录进行电路验证 可反复烧录进行测试 可进行硬件仿真 可快速建立系统原形 可缩短产品上市时间 可去除IC测试成本 提供完整软件进行设计 PLD 使用PLD可以轻易实现许多数字电路的功能。 AND和OR门电路→微处理器 PLD内部的电路组成 逻辑门 AND门、OR门以及NOT门等 熔丝 在进行程序化逻辑电路时，可以选择将熔丝熔断形成断路或者是保持接通呈短路的状态，借此决定逻辑门之间的连接与否，达到电路的可编程。 PLD、CPLD以及FPGA的种类及关系 早期的PLD主要可以分为可编程只读存储器（PROM）、可编程阵列逻辑（PAL）以及可编程逻辑阵列（PLA）。 CPLD以及FPGA是由PLD所演变而来，拥有更多的可编程逻辑门以及更强大的运算性能。 PROM、PAL以及PLA在硬件结构上的差异 PROM内部的AND门固定，不可编程，只有OR门可以编程。 PAL内部的OR门固定，不可编程，只有AND门可以编程。 PLA内部的AND门以及OR门都可以编程。 PROM、PAL以及PLA在硬件结构上的差异 PLA的结构 PLA由两层AND门阵列以及OR门阵列所组成 每一个AND门都与PLA外部的所有输入及其补码相连。每一个输入端点都可以编程决定是否要断路。 AND门产生乘积项、原码或者是补码。 每一个OR门都与所有AND门的输出相连。每一个连接点都可以编程决定是否要断路。 OR门可以产生AND门输出的和项。 可编程逻辑阵列/阵列实例 三个输入为A、B以及C，输出为OUT1以及OUT2。三个不同的乘积项：A×!B、A×C以及B×C。 选取PLA的三个输入端及其内部的三个AND门以及两个OR门，根据逻辑关系式，将不必要的熔丝烧断，就可以完成组合逻辑电路，实现所需要的组合逻辑运算。 可以选择输出或输出的补码。 11-3 复杂可编程逻辑设备 11-3-1 CPLD基本原理 11-3-2 CPLD的硬件架构 11-3-1 CPLD基本原理 CPLD芯片大多采用EEPROM架构（或Flash架构），因而可对电路重复编程。 CPLD芯片的组成 每个逻辑块（Logic Block）内部的结构类似于一个PLD单元，由可编程的AND门以及OR门所组成。 逻辑块间由可编程连线（Programmable Interconnect）相连，用来当作每一个逻辑块间以及输入端的信号传递。 输入/输出控制块（I/O Control Block）用来控制输入/输出信号。 这些可编程单元可以通过程序进行线路的规划，根据所设计的逻辑电路完成布线工作。 CPLD芯片基本硬件架构 PLD芯片逻辑电路实例 11-3-2 CPLD的硬件架构 CPLD的主要优点（以Altera公司的MAX7000芯片为例） 具有EEPROM架构，可对芯片内部电路重复编程。 逻辑阵列块与I/O控制块间采用快速的可编程联机阵列相连接，线路整齐，程序编译速度快。 提供完整的CPLD芯片电路设计开发软件及测试流程。 C