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EDA技术与应用 中国地质大学 通信工程系;回忆计数器设计;Regs;Regs;Regs;Regs;Regs;状态机的分类：;状态机的表示方法1;状态机的表示方法2;状态机的表示方法3;状态机的表示方法3;为什么要使用状态机;;;一般有限状态机的设计实现;3. 主控组合进程;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY s_machine IS
PORT ( clk,reset : IN STD_LOGIC;
state_inputs : IN STD_LOGIC_VECTOR (0 TO 1);
comb_outputs : OUT INTEGER RANGE 0 TO 15 );
END s_machine;
ARCHITECTURE behv OF s_machine IS
TYPE FSM_ST IS (s0, s1, s2, s3);
SIGNAL current_state, next_state: FSM_ST;
BEGIN
REG: PROCESS (reset,clk)
BEGIN
IF reset = 1 THEN current_state = s0;
ELSIF clk=1 AND clkEVENT THEN
current_state = next_state;
END IF;
END PROCESS;
COM:PROCESS(current_state, state_Inputs);BEGIN
CASE current_state IS
WHEN s0 = comb_outputs= 5;
IF state_inputs = 00 THEN next_state=s0;
ELSE next_state=s1;
END IF;
WHEN s1 = comb_outputs= 8;
IF state_inputs = 00 THEN next_state=s1;
ELSE next_state=s2;
END IF;
WHEN s2 = comb_outputs= 12;
IF state_inputs = 11 THEN next_state = s0;
ELSE next_state = s3;
END IF;
WHEN s3 = comb_outputs = 14;
IF state_inputs = 11 THEN next_state = s3;
ELSE next_state = s0;
END IF;
END case;
END PROCESS;
END behv;;状态机的工作时序图;状态机的应用设计;状态转换图设计（Moore）;波形;状态转换图设计(Mealy);练习：用状态机设计序列检测器（1101001）;用VHDL设计状态机 ; ? VHDL综合器易于优化;AD574控制方法;Moore型有限状态机的设计;三进程有限状态机;8051与AD574的接口电路;三进程有限状态机;三进程有限状态机;;BEGIN
CASE current_state IS
WHEN st0 = next_state = st1;
WHEN st1 = next_state = st2;
WHEN st2 = IF (STATUS=1) THEN next_state = st2;
ELSE next_state = st3;
END IF ;
WHEN st3= next_state = st4;
WHEN st4= next_state = st0;
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