第九节 XILINX FPGA设计技术1-时序约束.pdf

全 局 时 序 约 束 基本内容 • 概述 • 全局约束 • 约束编辑器 • 总结 时序约束的作用 时序约束有何作用？ • 实现工具努力的参考以满足性能要求； • 通过使相关逻辑尽可能靠近的布局改进设计性能； 无时序约束的布局 • 该设计无时序约束或管脚锁 定 – 注意布局的逻辑结构和 管脚 带时序约束的布局 • 与上页设计相同，带全局时 序约束 • 注意接近I/O管脚的逻辑布局 – 将片内逻辑移动接近I/O管 脚将改进片内和片外的时序 更 多 • 时序约束被用来限定你的设计目标 紧的时序约束将增加编译时间 不实际的约束将引起实现工具停止 利用综合报告或映射后报告确定你的约束是否合理 更 多 • 在实现完成后，浏览布局布线后静态时序分析报告确定 你的时序目标是否满足（重要！） 如果约束没有满足，阅读该报告确定原因 路径结束点 • 两种类型路径结束点: I/O 端口 时序器件 (寄存器, 锁存器, RAM) 路径结束点 • 生成时序约束在两步: Step 1: 产生分组路径结束点 Step 2: 按照分组限定时序要求 路径结束点 • 全局时序约束利用默认的分组路径结束点 – 全部寄存器, 全部I/O 端口, 等等. 问题回顾 • 一个单独的全局约束能够覆盖多个路径 如果箭头所指的是约束路径,那么在下面这个电路中什么是路径 结束点? 下面所有的寄存器有何共同点? FLOP1 FLOP2 FLOP3 ADATA OUT1 D Q D Q D Q CLK BUFG FLOP4 FLOP5 D Q D Q OUT2 BUS [7..0] = Combinatorial Logic CDATA 答案 在电路设计中什么是路径结束点? – FLOP1, FLOP2, FLOP3, FLOP4, 和FLOP5 下面所有的寄存器有何共同点? – 他们共用同一个时钟信号. 参考点的约束能够约束设计中的所有寄 存器的延迟路径 FLOP1 FLOP2 FLOP3 ADATA OUT1 D Q D Q D Q CLK BUFG FLOP4 FLOP5