应物07级数字系统-课程设计报告模板.doc

07级应用物理专业数字电子技术课程设计 设计报告 PAGE PAGE 1 2009—2010学年第二学期 《数字电子技术课程设计》设计报告 专业班级 应物07-3 姓 名 牛亮亮 学 号 开课系室 电工电子学教学中心 设计日期 2010年7月5日--8日 设计题目：LED循环显示控制电路 设计任务及要求： 设计任务及原理： LED循环显示控制电路就是对于一组LED（16个），通过不同的工作模式可按照一定的规律来点亮或者熄灭。所要求的循环显示控制电路共分4个节拍，四个节拍按照一定的顺序依次循环执行。 2、具体要求： 2.1、基本功能（参考图1） （1）系统上电后16个LED全点亮，S1为一复位按键（（按下S1=0，松开S1=1）），对复位键按键操作后，系统从第一节拍开始执行直到第四节拍结束，然后从第一节拍重新开始新的循环。 第一节拍：16个LED(Q1~Q16)从Q1开始至Q16依次点亮。每个LED点亮的时间间隔为一秒，即Q1点亮后，间隔一秒后Q2点亮，然后依次点亮。（下面类似间隔时间都为1秒） 第二节拍：在第一节拍的基础上，16个LED (Q1~Q16)从Q16开始依次熄灭，直到Q1为止。每个LED熄灭的时间间隔为一秒，即Q16熄灭后，间隔一秒后Q15熄灭，然后依次熄灭直到全部熄灭为止。（下面类似间隔时间都为1秒） 第三节拍： 16个LED (Q1~Q16)从两端开始依次点亮，即（Q1、Q16先点亮，然后Q2、Q15再点亮，直到全部16个LED点亮为止）。每个LED点亮的时间间隔为一秒。 第四节拍：在第三节拍的基础上，16个LED (Q1~Q16)从中间开始依次熄灭，即（Q8、Q9先熄灭，然后Q7、Q10再熄灭，直到全部16个LED熄灭为止）。每个LED熄灭间隔为一秒。 （2）实验电路板提供的时钟信号为频率50MHz，设计一分频电路得到1Hz的时钟信号供给LED控制电路使用。 2.2、扩展功能（参考图2） 在完成基本功能一的基础上请扩展完成如下功能：分频电路的输出信号受按键S2的控制，当按键没按下时（S2＝1），分频器输出1Hz的时钟信号，当按键按下时（S2＝0），分频器输出2Hz的时钟信号。 二、设计原理与方案： （一）、顶层设计方案： 1．原理图 工作原理 : 本部分是另两个模块的纽带，在c语言上相当于主程序与子程序调用部分，通过内部的联系将LED控制电路模块与分频器模块连接起来。具体来说就是，通过顶层设计将可编程分频器输出的1HZ或2HZ时钟脉冲输入LED控制电路对其进行控制。 （二）、LED控制电路设计方案： 1.设计思路： 本部分的输入为S1（复位信号）、CLK（时钟脉冲信号），输出为为16位的LED控制信号，分别输出到LED1~LED16。通过使用always语句，使电路总是能够检测到S1与CLK，即CLK使四个节拍每隔一秒变化一次，而S1下降沿使电路复位，从第一个节拍开始运行。 工作原理： 通过S1的下降沿与CLK脉冲信号控制电路的循环，通过设置循环语句控制等的亮灭规律。 、分频器设计方案： 设计思路： 本部分的输入信号为50MHZ时钟控制信号与S2，输出为1HZ或2HZ时钟控制信号。主要是利用计数器的分频功能，每隔计一次数，从而使输出为1HZ。 当检测到S2的下降沿时，则转入每隔计一次数，从而使输出为2HZ。 .工作原理： 程序始终检测S2信号的下降沿与高频时钟脉冲信号，没按S2时输出频率1HZ；按下S2输出频率2HZ。 三、电路设计、仿真与实现： （一）、顶层设计实现： 1、基于Verilog的顶层源文件； module n(clk,s1,led0); input clk,s1; output [15:0]led0; Verilog3 u1(clk,clknet); Verilog2 u2(clknet,s1,led0); endmodule 顶层设计功能仿真波形； 3.RTL级综合视图； （二）、LED控制电路设计实现： 1、基于Verilog的设计源文件； module Verilog2(in0,s1,out); output[15:0] out; input s1,in0; reg[15:0] out=16b0; integer m=0,n=0; always @(posedge in0 or negedge s