EDA课程设计verig数字电子钟.docx

课 程 设 计 课程名称 硬件描述语言与EDA技术 题目名称 硬件描述语言与EDA技术实践 学生姓名 馥语甄心 2016年 6月 6日 广东工业大学课程设计任务书 题目名称 硬件描述语言与EDA技术实践 姓 名 馥语甄心 一、课程设计的内容与要求 系统功能分析，分模块层次化设计； 实现系统功能的方案设计； 编写各功能模块Verilog HDL语言程序； 对各功能模块进行编译、综合、仿真和验证； 顶层文件设计，可用Verilog HDL语言设计，也可以用原理图设计； 整个系统进行编译、综合、仿真和验证； 在CPLD/FPGA实验开发系统试验箱上进行硬件验证； 按所布置的题目要求，每一位学生独立完成全过程。 二、课程设计应完成的工作 所要求设计内容的全部工作； 按设计指导书要求提交一份报告书； 提交电子版的设计全部内容：工程目录文件夹中的全部内容，报告书 三、课程设计进程安排 序号 设计各阶段内容 地点 起止日期 1 布置设计题目和要求；收集相关资料。 工3－317或宿舍 6.6 2 方案分析与确定；编写Verilog源程序。 工3－317或宿舍 6.7 3 编写Verilog源程序；编译、综合、仿真、定时分析、适配。 工3－317或宿舍 6.8 4 下载和硬件验证；验收。 工3－317 6.9 5 下载和硬件验证；验收；撰写报告 工3－317 6.10 6 7 8 四、应收集的资料及主要参考文献 陈先朝，硬件描述语言与EDA技术实践指导书，2015年5月 潘松等编著，EDA技术与Verilog HDL ，电子工业出版社，2013年； 现代数字电子技术及Verilog设计，清华大学出版社，2014年； 王金明等编著，EDA技术与Verilog HDL设计，电子工业出版社，2013年； 刘靳等编著，Verilog程序设计与EDA ，西安电子科技大学出版社，2012年； 刘福奇主编，Verilog HDL 应用程序设计实例精讲，电子工业出版社，2012年； 周润景等主编，基于Quartus Ⅱ的数字系统Verilog HDL设计实例详解，电子工业出版社，2010年。 发出任务书日期： 2016年6月 6日 指导教师签名： 计划完成日期： 2016年6月 10日 基层教学单位责任人签章： 主管院长签章： 摘要 本次设计的题目是“简易数字钟”，基本的要求是设计一个以“秒”为基准信号的简易数字钟，显示时、分、秒，同时实现整点报时和清零。在设计中考虑到实际应用的方便性，我增加了一个校时模块。主要的设计思路是通过把系统的功能分解，用模块层次化的方法，来实现整个系统的方案设计。主要包含的模块有：（1）秒模块；（2）分模块；（3）时模块；（4）校时模块；（5）整点报时模块；（6）数码管显示模块。通过1Hz的秒脉冲来实现时分秒的基本计数，通过1kHz的脉冲来实现数码管的动态扫描，从而实现6位数码管同时显示。  目录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc453282085 一、简易数字钟的基本组成和原理 PAGEREF _Toc453282085 \h 1 HYPERLINK \l _Toc453282086 1.1总电路的基本组成 PAGEREF _Toc453282086 \h 1 HYPERLINK \l _Toc453282087 1.2各模块的原理 PAGEREF _Toc453282087 \h 1 HYPERLINK \l _Toc453282088 1.2.1秒模块 PAGEREF _Toc453282088 \h 1 HYPERLINK \l _Toc453282089 1.2.2分模块 PAGEREF _Toc453282089 \h 1 HYPERLINK \l _Toc453282090 1.2.3时模块 PAGEREF _Toc453282090 \h 1 HYPERLINK \l _Toc453282091 1.2.4校时模块 PAGEREF _Toc453282091 \h 1 HYPERLINK \l _Toc453282092 1.2.5整点报时模块 PAGEREF _Toc453282092 \h 1 HYPERLINK \l _Toc453282093 1.2.6数码管显示模块 PAGEREF _Toc453282093 \h 2 HYPERLINK \l _Toc453282094 二、设计方案和设计步骤 PAGEREF _Toc453282094 \h 2 HYPERLINK \l _Toc453282095 2.1设计方案 PAGERE