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第四讲 数字系统设计的实现与验证 什么是逻辑综合 Verilog HDL的综合要求 逻辑综合流程、工艺库和设计约束 基于quartus2的逻辑综合与实现 静态时序分析验证 辅助设计工具简介 动态时序仿真验证 编程与配置 可编程逻辑器件设计流程 什么是逻辑综合 逻辑综合是在标准单元库（工艺库）和特定设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。计算机辅助逻辑综合过程如下： 人工的逻辑综合过程 自动逻辑综合工具的意义 手工设计问题： 设计时间长，对大规模设计容易出错，甚至不可能完成。 设计者不容易确定设计约束是否满足。 设计优化困难，特别是系统级优化。 在最终门级设计中发现设计错误，可能导致重新设计数千门电路。 设计与具体工艺库相关，不可重用。 Verilog HDL的综合要求 目前成熟的逻辑综合工具都支持RTL级设计的综合，行为级综合只能在特定条件下进行，处于研究中。逻辑综合工具并不能处理随意编写的verilog描述，下表列出综合工具通常能接受的verilog描述： 逻辑综合流程 翻译（转换引擎）：RTL描述被转换为一个未经优化的内部中间描述的过程。在此过程不考虑设计约束，不同工具有不同表示方法，用户无法了解。 逻辑优化（优化引擎）：逻辑优化使用大量工艺无关的布尔逻辑优化技术。先进的优化工具还包括考虑设计约束的时序优化、状态机优化等。 工艺映射和优化（映射引擎）：在此之前设计的描述与工艺无关。在这一步，综合工具将设计转换成用工艺库中的基本逻辑单元描述，称工艺映射。进一步综合工具根据工艺库特点对电路进行优化，使设计满足时序、面积和功耗等设计约束，称工艺相关优化。 工艺库与设计约束 工艺库（标准单元库）：是由器件制造公司提供的库单元集合。库单元可以是基本逻辑门或宏单元，用verilog或其它语言建模，描述库单元的特性包括：单元的功能、时序、功耗和面积。 设计约束：通常包含如下内容。 基于quartus2的逻辑综合与实现 常用的FPGA设计综合工具有Synplify、LeonardoSpectrum、FPGA Compiler等。Quartus2软件自身也集成有综合工具，虽不如上述工具功能强大，但也有自身的优点。 在使用综合工具时，一般不能直接修改综合的网表，只能通过修改HDL设计或设计约束间接控制综合的结果。本讲以4bit串行乘法器设计为例，介绍quartus2的综合工具与实现设置，包括如下内容： 分配芯片管脚、时序约束输入。 综合工具设置。 综合网表的优化。 时序驱动的分配设置 分配芯片管脚 管脚编辑器 管脚编辑器 未用管脚设置 全局时序约束输入 独立时钟设置 更多设计时序约束输入 综合工具设置 综合工具设置 综合网表的优化 时序驱动的分配设置 启动综合与综合结果 查看状态机编码 静态时序分析基本概念 静态时序分析 本设计内部同步电路最高工作频率262MHz。 本设计芯片管脚的时序特点：最坏建立时间tsu＝9.1ns, 最坏保持时间th＝-5.69ns, 最坏时钟输出延时tco＝8.4ns。 假设D触发器参数Mtsu、MTh、Mtco和Clock Delay均为1ns，求出： 最长输入延时：Input Delay(max) = tsu + Clock Delay - MTsu = 9.1ns 最短输入延时：Input Delay(min) = Clock Delay + MTh – th =7.69ns 本设计芯片管脚等效的建立保持时间要求如下，在采用本芯片设计的PCB设计中，必须满足此时序要求： 静态时序分析工具 时序收敛规划工具 管脚建立时间的改进 资源编辑器查看布局结果 RTL原理图与工艺库映射图观察器 RTL原理电路观察器 工艺库映射图观察器 动态时序仿真验证 动态时序仿真波形 第三方仿真工具 除使用quartus2自带的仿真工具外，还可以输出相关文件到第三方仿真工具上仿真。目前业界较流行的仿真工具是Modelsim、Active HDL等，它们有更强大的仿真功能。 如设置第三方verilog仿真工具为Modelsim，则quartus2将输出本设计的网表文件MULT.vo，标准延时文件MULT_v.sdf，作为第三方仿真工具的输入。同时输入器件生产商提供的仿真库，就可进行仿真。 第三方仿真工具设置： FPGA的配置 配置：又称为加载或下载，是对FPGA的内容进行编程的过程。基于SRAM的FPGA每次上电后都需进行配置，然后才能正常工作。 以Altera的FPGA为例，常用配置方式有： 主动串行（AS）配置方式 在AS配置方式中，FPGA必须使用专用AS配置器件。它是一种非易失性存储器，有4个接口信号： JTAG配置方式 JTAG接