实验三-用状态机实现序列检测器的设计.docVIP

实验三 用状态机实现序列检测器的设计 一、实验目的： 用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。 二、原理说明： 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例3-1描述的电路完成对序列。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。 【例3-1】 //顶层文件： module XULIEQI(clk,reset,din8,LED7S); input clk; input reset; input [7:0] din8; output [6:0] LED7S; wire [3:0] AB; xulie u1 (clk, din8, reset, din); schk u2 (din,clk,reset,AB); decled7s u3 (AB,LED7S); endmodule //前端预置8位数据输入： module xulie(clk, din8, reset, din); input clk; input[7:0] din8; input reset; output din; parameter s0 = 3b000, s1 = 3b001, s2 = 3b010, s3 = 3b011, s4 = 3b100, s5 = 3b101, s6 = 3b110, s7 = 3b111; reg[2:0] cur_state,next_state; reg din; always @ (posedge clk or negedge reset) if(!reset) cur_state = s0; else cur_state = next_state; always @ (cur_state or din8 or din ) begin case (cur_state) s0 : begin din = din8[7]; next_state = s1; end s1 : begin din = din8[6]; next_state = s2; end s2 : begin din = din8[5]; next_state = s3; end s3 : begin din = din8[4]; next_state = s4; end s4 : begin din = din8[3]; next_state = s5; end s5 : begin din = din8[2]; next_state = s6; end s6 : begin din = din8[1]; next_state = s7; end s7 : begin din = din8[0]; next_state = s0; end default : begin din = 1b0; next_state = s0; end endcase end endmodule 提示：1.若对于D =，电路需记忆：初始状态、1、11、111 、 1110 、11100、111001、1110010共9种状态。 三、实验内容： 1. 编写由两个主控进程构成的有限状态机。画出状态图，并给出其仿真测试波形； 2. 自己编写数码管显示程序（decl7s.v）来显示A或B状态。已知数码管为共阴级连接。 输入（4bits） 输出（7bits） 显示内容 4’b1010 7’b 1110111 a 4’b1011 7’b 1111100