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PROCESS (clk, pset, clr) BEGIN IF (clr = 0 ) THEN q = ‘0； ELSIF (pset = 0) THEN q = ‘1； ELSIF (clk EVENT AND clk = 1) THEN q = d； END IF； END PROCESS； END rtl； 利用进程语句设计一位加法器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY half_adder IS PORT(a, b: IN STD_LOGIC; sum, carry: OUT STD_LOGIC); END half_adder; ARCHITECTURE behav OF half-adder IS BEGIN PROCESS (a, b) BEGIN sum= a XOR b AFTER 5nS; carry= a AND b AFTER 5nS; END PROCESS； END behav; 进程语句的启动 进程语句有两种工作状态：等待状态和执行 状态。当敏感信号表中的信号没有变化时， 进程处于等待状态；当敏感信号表中的信号 有变化时，进程处于执行状态，将顺序执行 进程中的语句。当最后一个语句执行完后， 就返回进程语句的开始，等待下一次敏感信 号表中的信号变化。 (4) 时间等待 WAIT FOR 时间表达式； 例如 :WAIT FOR 20nS；--同步点在延时20nS后， WAIT ON clk, interrupt FOR 5nS;--当信号clk或 interrupt变化5nS后启动 进程。 （2）并发信号赋值语句 信号赋值语句在进程内部出现时，是顺序描述语句， 在进程之外出现时，以并发语句的形式出现。是并 行执行的，执行顺序与书写顺序无关。 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL; ENTITY gate IS PORT(a,b : IN STD_LOGIC); x,y,z :OUT STD_LOGIC); END gate; ARCHITECTURE behave OF gate IS BEGIN x=a AND b; y=a OR b; z=a XOR b; END behave; GATE 例：产生右图电路符号的VHDL程序 （3） 条件信号赋值语句 目标信号=表达式1 when 条件1 else 表达式2 when 条件2 else 表达式3 when 条件3 else …… 表达式 n-1 when 条件n-1 else 表达式n; AND_GATE LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL; ENTITY and_gate IS PORT(a,b : IN STD_LOGIC); x:OUT STD_LOGIC); END and_gate; ARCHITECTURE rtl OF and_gate IS BEGIN x=‘0’ when a=‘0’ and b=‘0’ else x=‘0’ when a=‘0’ and b=‘1’ else x=‘0’ when a=‘1’ and b=‘0’ else ‘1’; END rtl; （4） 选择信号赋值语句 with 表达式 select