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EE141 EE141 Digital Integrated CircuitsA Design Perspective Goal of this chapter What is a Transistor? Transistor Model for Manual Analysis Capacitances in 0.25 mm CMOS process 1、W=3 L=2 2、W = n (W = 3 ) L=2 四、The Sub-Micron MOS Transistor Sub-Threshold ID vs VGS ? Digital Integrated Circuits2nd Devices The Devices Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic 一、MOS管特性 二、transistor parasitics 晶体管寄生参数 三、 MOS器件SPICE参数设置 四、The Sub-Micron MOS Transistor 一、MOS管特性 阈值电压（threshold voltage: Vt ） Vgs Vt : 产生反型层 Vgs Vt : 没有反型层 id id 正比于 W/L A Switch! |V GS | An MOS Transistor Drain current characteristics 电流特性 Cut-off (截止区) id G S D 可变电阻区 （线性区） 饱和区 （放大区） (1) Linear region 线性区 (VGS VTN ，VDS VGS - VTN) MOS管方程 （NMOS 为例） G S D Cut-off (截止区) (2) Saturation region饱和区（放大区） (VGS VTN ，VDS VGS – VTN) ID process transconductance 工艺跨导 device transconductance 器件跨导 Channel-length modulation 沟道长度调制系数 carrier mobility 电子迁移率 COX --- gate capacitance per unit area S D G S D G Vtn = 0.6V Vtp = -0.6V ID ID Threshold voltage （以饱和区方程为例）： NMOS PMOS Threshold voltage for VSB=0 Body-effect coefficient Fermi potential (typical 为 -0.3V) 费米电势 Bulk 调制效应，总是使有效阈值电压的绝对值增大 一个例子 : NMOS管的VTN0 =0.68V, 当VSB =-5V时， ?Vt =0.16V. 有效阈值电压Vt =Vt0 + ?Vt=0.84V 线性区 两端均开启 截止区 两端均不开启 饱和区 一端开启；另一端不开启 （S端开启；D端不开启） gate drain source current Id gate drain source Id MOS的工作区域（如何知道线性区、饱和区，截止区）： S D G 源端开启 Vgs Vtn 漏端开启 Vgd Vtn NMOS 源端开启 Vgs -Vtp 漏端开启 Vgd -Vtp PMOS S D G Vtn = 0.6V Vtp = -0.6V 二、transistor parasitics 晶体管寄生参数 Gate to substrate 栅-衬底电容 CGB gate to source/drain overlap capacitances 栅源/漏电复盖电容 CGS CGD Source/drain diffusion capacitance源/漏扩散电容 CSB CDB 复盖 Basic transistor parasitics 1）Gate capacitance 栅电容 CG = Cox WL Cox is gate capacitor per unit area (单位面积栅电容) t ox n + n + Cross section L Gate oxide x d x d L d Polysilicon gate Top view Gate-bulk overlap Source n + Drain n + W Cox = ?ox / xox ?ox = 3.46 x 10-13 F/cm2