第5章 5.4-5.8中央处理器（白中英）.ppt

(1) I1: 　ADD R1，R2，R3 ；　　(R2) + (R3)-R1 　 I2: 　SUB R4，R1，R5 ； 　　(R1) - (R5)-R4 第(1)组指令中，I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变成I2指令在I1指令写入R1前就读出R1内容，发生RAW（写后读）相关。 (2) I3: 　STA M(x)，R3 ；（R3)-M(x)，M(x)是存储器单元 I4: ADD R3，R4，R5 ； (R4)+(R5)-R3 第(2)组指令中，I3指令应先读出R3内容并存入存储单元M(x)，然后在I4指令中将运算结果写入R3。但由于I4指令进入流水线，变成I4指令在I3指令读出R3内容前就写入R3，发生WAR（读后写）相关。 (3) I5: MUL R3，R1，R2 ；　(R1)×(R2)-R3 I6:　ADD R3，R4，R5 ；　(R4) + (R5)-R3  第(3)组指令中，如果I6指令的加法运算完成时间早于I5指令的乘法运算时间，变成指令I6在指令I5写入R3前就写入R3，导致R3的内容错误，发生WAW(写后写）相关 。 3．流水线工作方式的特点 ① 具有时间的并行性； ② 流水线分工越细，可同时运行的指令越多， 吞吐率就越高。 但需增加硬件，控制更复杂； ③ 流水线每个阶段的执行时间应尽量一致； ④ 流水线充满（满载）时达到最大的吞吐率。 5.7.3 奔腾CPU 　RISC的三个要素是： (1)一个有限的简单的指令集； (2)CPU配备大量的通用寄存器； (3)强调对指令流水线的优化。 5.8 RISC CPU 5.8.2 RISC CPU实例 　　　　　????? 1.MC 88110 CPU结构框图 MC 88110 CPU是一个RISC处理器。处理器有12个执行功能部件，3个cache和1个控制部件。其结构框图请见CAI所示。??????? 2.MC 88110的指令流水线 由于MC 88110是超标量流水CPU，所以指令流水线在每个机器时钟周期完成两条指令。 流水线共分为三段： 取指和译码(F＆D)段、执行(EX)段、写回(WB)段，如CAI所示。 指令动态调度策略: 按序发射 取两条指令，配对发送，一个周期可以有两条指令执行完毕 图5.38b 第一条指令由于资源相关或数据相关,则这两条指令都不发射 若第一条指令能发射,第二条不能发射,只发射第1条指令到EX段,第二条指令等待并新取一条指令与之配对等待发射 2) 计分牌方法 计分牌是一个位向量、每一位对应寄存器堆中的一个寄存器。 指令发射时，目的寄存器在计分牌中相应位为1； 写回后清0 判断指令可否发射的条件是： 该指令的所有目的寄存器、源寄存器在向量位中对应的位都为0 否则，等待这些位清除 解决数据相关采用定向传送技术： 将前面指令执行的结果直接送给后面指令所需此源操作数的功能部件 FIFO队列 （解决按序完成） FIFO队列称为历史缓冲器，每当一条指令发射后，副本传入FIFO队列队尾 只有当前面的指令执行完毕，才到达队首， 执行完毕后，离开队列 延迟转移法 可选 如果采用延迟转移选项，则转移指令后的转移延迟时间内指令被发射 否则，指令照常发送 指令Cache（TIC）法 是一个32位的全相联Cache，用来保存转移路径的前两条指令 [例6] 超标度为2的超标量流水线结构模型如图5.39(a)所示。它分为4个段，即取指(F)段、 译码(D)段、执行(E)段和写回(W)段。F，D，W 段只需1个时钟周期完成。E段有多个功能部件，其中LOAD/STORE部件完成数据cache访问，只需一个时钟周期；加法器完成需2个时钟周期，乘法器需3个时钟周期，它们都已流水化。F段和D段要求成对输入。E段有内部数据定向传送，结果生成即可使用。 现有如下6条指令序列： I1　LAD R1，A ；M(A)→R1，M(A)是存储器单元I2 ADD R2，R1 ；(R2) + (R1)-R2 I3 ADD R3，R4　；(R3) + (R4)-R3 I4 MUL R4，R5　；(R4)×(R5)-R4 I5 LAD R6，B ；M(B)→R6，M(B)是存储器单元 I6 MUL R6，R7　；