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数字电子技术课程设计报告—— 多功能数字钟电路设计 专业班级： 信息10-2 姓 名： 学 号： 开课系室： EDA 设计日期：2012年10 设计题目：多功能数字钟电路设计 一、设计任务及要求： 1．设计任务： 利用verilog hdl语言设计多功能数字钟，使其具有显示时—分—秒、整点报时、小时和分钟可调等基本功能。 2．设计要求： 设计一个多功能数字钟，要求显示格式为 时—分—秒，整点报时，在整点前5秒LED开始按照1HZ的频率闪烁，过整点后，停止闪烁。系统时钟选择时钟模块的50MHZ，要得到1ＨＺ的时钟信号，必须对系统时钟进行分频。调整时间的按键用按键模块的ｓ1和ｓ2，ｓ1调节小时，每按下一次，小时增加一个小时，ｓ2调整分钟，每按下一次，分钟增加一分钟。另外用ｓ8按键作为系统时钟复位，复位后全部显示00-00-00。 输出资源说明： 输入信号：按键s1，s2，s8（s1按下时为0，松开时为1，其他按键类似）。 外部输入脉冲信号时钟源CP（50MHZ），经适当分频后供计数器使用。 输出8组显示译码信号（每组7个输出端），分别接到外部的7个七段数码管上，分别显示小时、分钟、秒，显示格式 小时-分钟-秒。 输出一个高低电平信号，接到外部的1个指示整点的LED灯。（输出高电平时，对应的LED灯亮） 1Hz 1Hz S2 S8 控 制 器 计数器 七段LED数码管显示（8个） 输出显示译 码 50MHz 倒计时指示灯LED CLK S1 Figure SEQ Figure \* ARABIC 1 多功能数字钟控制器结构框图 　　　　　　　　　　 根据如上说明，本设计的主要任务和设计要求是： 按照现代数字系统的Top-Down模块化设计方法，提出简易洗衣机控制电路设计系统的整体设计方案，并进行正确的功能划分，分别提出并实现控制器、计数器、输出译码等模块化子系统的设计方案。 在Quartus的EDA设计环境中，采用原理图和Verilog语言混合输入的方法，完成系统的顶层设计、各子系统的模块化设计。分别完成各个基于Verilog语言实现的子模块（包括分频器、计数器、主控制器、扫描显示译码四部分）的逻辑功能仿真，并对顶层设计进行功能仿真。 在2步的基础上，用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的编程思想一致。 二、设计原理与方案： 设计多功能数字钟首先要知道钟表的工作原理，整个钟表的工作应该是在1HZ的信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加１小时，但是需要注意的是，小时的范围是从0-23。 在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0-59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD码）显示个位，对于小时因为它的范围是从0-23，所以可以用一个2位的二进制码显示十位，用4位二进制码（BCD）显示个位。 分 分 频 器 计数器 控制器 七段LED数码管 译 码扫 描显示 50MHz 倒计时指示灯ＬＥＤ 指示灯LED CLK 1Hz ２Hz 1ＫHz ｓ１ ｓ２ ｓ８ Figure SEQ Figure \* ARABIC 2 我的多功能数字钟控制器结构框图 （一）、分频器设计方案： 分频器原理框图： 分频器Clk1/1HZClk/50MHZ 分频器 Clk1/1HZ Clk/50MHZ Clk1000/1KHZ Clk1000/1KHZ Clk3/2HZ Clk3/2HZ 工作原理说明： 本模块为分频模块，输入端为clk（50MHZ）信号，通过if条件语句进行三次分频，分为clk1，clk1000，clk3，其中clk1为1HZ频率信号，clk1000为1KHZ频率信号，clk3为2HZ频率信号。 （二）、计数器及控制器设计方案： 计数器控制器原理框图 S1计数器控制器 S1 计数器控制器 倒计时指示灯LEDS2S8 倒计时指示灯LED S2 S8 时间输出Clk1/1HZ 时间输出 Clk1/1HZ Clk3/2HZ Clk3/2HZ 工作原理说明： 本模块既包含了控制模块又包含了计数模块，有4个输入端分别为clk1,s1,s2,s8,clk3，它们的作用分别是输入1HZ频率信号，调整小时信号，调整分钟信号，2HZ频率信号。有4个输出端分别为del，hour，minute，second，它们的作用分别是控制