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FPGA开发全攻略—工程师创新设计宝典 上册 基础篇 5.2 如何进行 FPGA 设计早期系统规划 作者：Ricky Su () 这篇文章讲述了如何用工具提高效率的方法，适用程度因人而异。 Situation: 在对 FPGA 设计进行最初步的系统规划的时候，需要进行模块划分，模块接口定义等工作。通常， 我们起初会在纸上进行设计，到了一定阶段的定稿可能会输入 Visio 等工具，方便在 Team 内部交流和审阅。虽 然在纸上我们可以很随意地书写，而用纸画的不方便就在于，如果想对某一个模块进行一些改动或者重画模块， 那么常常因为留出的空余纸张不够，而导致拿一张新的白纸重新画一遍，比较浪费时间。对于电子化的 Visio 来 说，方便修改是好处，但他不是专为设计 FPGA 系统而设计的，添加输入输出端口没那么方便，也不会根据定 义的模块自动生成 HDL 文件。 Question: 我们能不能使用更好软件进行系统规划呢？ Solution: 答案是可以的。下面以 ISE 10.1 为例作说明 ： 1) 画一个空模块，仅定义端口 - 新建 Schematic，选择 Tools - Symbol Wizard，里面可以定义 Symbol 名和端口属性。完成后生成 sym 格式的 Symbol。如果端口是一个 bus，那么可以用 A(4:0) 的形式。 2) 将 Symbol 添加到原理图 - 在 Schematic 的 Symbol 页面，选择 Categories 为工程文件夹，在 Symbols 列表中就可以看到刚刚新建的 Symbol。将它添加到原理图中。 3) 重复 1-2 步骤，建立所有 Symbol，并连接端口。如果需要修改连线的名字或者模块的例化名，可以选 择需要修改名字的元件然后按右键 -- Object Properties -- 在 Name/InstName 窗格中填入需要的名字。 4) 如需修改 Symbol，可以直接在 sym 文件中修改 - 可以按右键 - Add - Pin 等等添加，也可以 Copy 已存在的 Pin，然后改变 PinName。但是 ISE10.1 的 Symbol Editor 对 Add Pin 有一些 Bug。因此在 UltraEditor 打开这个 sym 文件，在里面修改可能是更好的办法。sym 文件格式很易懂。改变 Symbol 端口后需要 Update 36. FPGA开发全攻略—工程师创新设计宝典 上册 基础篇 Schematic。在点到 Schematic 后会自动弹出 Update 对话框。 5) 生成原理图对应的 HDL 文件 - 点击 Sources in Project 列表中的 sch 文件，在 Process 窗口选择 View HDL Functional Model。这样会自动生成 Schematic 对应的 HDL 文件，其中例化了上面的各个模块。要 改变 HDL 文件类型，可以改变 Project 属性中的 Generated Simulation Language 属性。 6) 生成 Symbol 对应的 HDL 文件 - 在打开一个 sym 文件时，选择 Tools - Generate HDL Template from Symbol。此时可以选择生成 VHDL 还是 Verilog 的文件。 至此，我们已经生成了顶层文件和待开发的子模块文件，我们已经可以在它的基础上进行开发了。在开发 过程中我们可能还会碰到这些问题 ： 1. 我想把设计图打印下来 - 除了 ISE 自带的打印功能外，要打印好看的图纸，还可以使用 Synplify Pro 或 PlanAhead。由于以上流程生成的代码都是可综合的，带有端口信息的 HDL 会被综合工具认为是一个 blackbox 的 wrapper，因此我们可以用 ISE 或 Synplify 将这些代码综合，综合工具会生成比较好看的综合模块图 (RTL Schematic)。除了可以用 ISE 和 Synplify 打开这些综合网表产生 RTL Schematic 之外，也可