《关于FPGA中的亚稳态现象》-毕业论文.doc

PAGE 2 亚稳态及在FPGA中处理方法 第一章 绪论 1.1 论文产生的背景 对于研发人员来说，可靠性是必须保证的设计目标之一。为了验证系统的可靠性，产品在出厂前都会进行大量的整机测试，包括常温测试、高低温测试直到最终的外场测试，这些测试需要耗费大量的人力和物力。对于开发人员来说，通常这个阶段出现的问题也是最头疼的，因为其中很多属于偶发性故障，难以复现。比如芯片上电初始化配置经常失败，或者正常运行的系统突然发生复位，或者网口突然发生阻塞，或者常温下的通过的指标，在进行高低温实验的时候出现了恶化。整机测试不同于平时研发的单板测试，测试手段受到很多限制。比如由于单板装入了机壳，就不能使用JTAG口进行实时监测，也不能使用示波器排查。但是如果在开发初期，设计者能够对系统的各个环节进行认真的评估，充分考虑了可靠性问题，那么在面对测试阶段层出不穷的故障时便能轻松一些。 关于可靠性问题，几乎所有的研究资料都推荐使用同步设计解决，因为同步设计可以保证时钟触发沿避开输入数据发生变化的区域，这也就避免了不稳定采样。的确，实际中复杂逻辑电路均采用同步设计，FPGA厂家也只对客户的同步设计给予技术支持。但是同步设计并非不需要考虑异步问题，因为绝大多数的设计都需要与外界通信，比如某项目中的FPGA的外围设备包括CPLD、CPU、DSP和大量的射频芯片，这些外围器件的工作时钟与FPGA的工作时钟没有任何关系。因此，每次FPGA与这些外围设备通信都面临着失败的风险，如何降低通信故障率是设计中的一个难点。 本文将围绕异步信号对同步系统的影响进行详细的理论分析，从数字电路的结构出发讨论亚稳态发生的根源，并结合FPGA实际设计经验介绍几种解决方法。 1.2 发展历史 输入数据与采样时钟发生沿打沿(marginal trigger)的情况，双稳态电路不能在规定的时间(由厂家定义)进入稳态的现象称为亚稳态。一旦双稳态电路进入亚稳态，那么在亚稳态停留的时间将不可预知。在这段时间里，双稳态电路输出的电压处于非法的逻辑电平区间，具体的电压值无法预测，输出还可能发生振荡。此时如果两个扇出对亚稳态的输出信号进行采样，由于扇出个体间及两条信号线延迟的差异，不能保证两个扇出能够最终将其识别为相同的逻辑值。因此，处于亚稳态的系统很容易发生功能故障[1]。 从数字电路发展初期，人们就开始广泛的研究亚稳态。刚开始时人们重点关注电路发生亚稳态的现象，提出了一些经验数据[2, 3, 4]和抽象理论[5,6]以及亚稳态的理论和经验模型[7, 8]。后来通过这些模型的研究，得到了由亚稳态引起故障的概率[9, 10]。利用同样的方法，双稳态电路的研究得到了极大发展：出现了测量亚稳态参数的方法[11, 12, 13]，设计出了检测亚稳态现象的电路[14, 15]和克服亚稳态的同步器[16, 17, 18, 19]等等。 另一方面，微电子的飞速发展将亚稳态的研究推到了更加重要的位置。事实上，因为系统复杂度的快速提高，出现沿打沿的概率变得越来越大，所以时序问题变得越来越重要。系统工作频率的提高使得留给器件从亚稳态恢复到稳态的时间变短。这些因素使得在FPGA设计中越来越重视亚稳态，大量的研究表明亚稳态就是双稳态电路的模拟特性本质的表现。 会发生亚稳态的电路很多，包括常用的AD、存储器和总线控制器等等。不同的系统对故障率的要求也不同，比如语音通信中，由于人耳朵听觉特性，语音信号的误码率可以相对较高。但是对于其他数字处理领域，就会要求相对较低的误码率。 在数字电路中，最容易出现问题的就是总线控制器。图1.1所示为一个外界异步信号与处理器通信的总线控制器的系统结构。外界的异步信号经过同步器同步后进入总线控制器。如果异步信号的频率较低，比如键盘输入，那么系统的故障率(由MTBF衡量)也会相对较低。然而，如果外界异步信号来自高速IC，那么这个系统的故障率就会相应变高。 图1.1 一个与处理器通信的总线控制器结构 当今的FPGA设计人员有许多工具软件帮助完成百万门级的电路，但是这些工具并不能解决异步信号的同步问题，这就要求设计者了解提高可靠性的技术，减小跨时钟域时的故障率。对于触发器来说，在时钟触发沿附近的一个小的时间窗口内，输入信号应当保持稳定，其中时间窗口的宽度由厂家决定。 FPGA生产厂家对其产品的可靠性负责，他们使用MTBF(mean time between failure平均无故障时间)来描述发生亚稳态的概率。每个厂家都要求输入信号必须满足器件的建立时间和保持时间。建立时间指在时钟触发沿到来前输入信号必须保持稳定的时间，保持时间指时钟触发沿到来后输入信号必须保持稳定的时间。这些参数指标通常与工作电压，工作温度，信号质量和工艺有关。如果输入数据满足这些参数指标，那么器件发生故障的概率就微乎其微。