时序逻辑电路设计一—计数器及其应用兰州交通大学电工学试验室.PPT

时序逻辑电路设计一—计数器及其应用 实验目的 1．学习用集成触发器构成计数器的方法。 2．掌握中规模集成计数器的逻辑功能及使用方法。 3．利用给定计数器实现任意模数计数器。 实验设备 1．直流电源+5V　　　　（D71-2） 2．逻辑电平开关　1组　　（D71-2） 3. 单次脉冲源 （D71-2） 4. 译码显示器 （D71-2） 5. 同步十六进制计数器　74LS161 ６．导线若干 实验原理 　　　 计数器是一种广泛使用的集成电路，它能够用不同的状态来表示输入脉冲的个数，在数字系统的控制、运算及分频等方面都离不开计数器的应用。 　　计数器的基本原理是记录输入脉冲的个数，其所能记录脉冲数目的最大值，即电路所能表示状态数目的最大值，称为计数器的模。根据计数器模数的不同，有二进制计数器、十进制计数器和其他任意进制计数器。按计数器工作方式分类又有同步计数器和异步计数器两类。同步计数器与异步计数器的区别在于构成计数器的各触发器与脉冲之间的关系。在时钟脉冲的作用下，各触发器状态同时发生翻转的计数器称为同步计数器；相反，各触发器之间没有一个共同的时钟信号，这样的计数器则称为异步计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。 实验原理 1．用D触发器构成异步二进制加减计数器 　　如图是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T′触发器，再由低位触发器的Q端和高一位的CP端相连接。 若将图稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 　　四位二进制异步加法计数器 实验原理 2．中规模集成计数器 （1）实现任意模数计数器 设用模数为N的MSI计数器实现模M计数器。 ① N≤M的情况 集成计数器一般都有清零端CLR、数据置入端LOAD等功能管脚，当所要求的模数M小于计数器本身模N时，灵活运用各个功能管脚既能实现设计要求。常用的方法有利用CLR端的反馈清零法、利用LOAD端的置数法等。 ② N＞M的情况 当一级计数器的模数N小于所要求的模数M，或MSI计数器的计数状态不符合代码要求时，就需要用两级或多级MSI计数器级联实现，此时，M等于各级计数器所实现计数模数的乘积。 实验原理 （２）常用MSI计数器 74LS161是4位同步二进制计数器，具有计数、预置数、保持和异步置零等功能，其逻辑符号如图 CR:异步清零端　　　　　　　C:进位输出端 LD ：同步置数端 D3D2D1D0：输入端 CTT,CTP：工作状态控制端 Q3Q2Q1Q0：输出端 74LS161的功能表及时序图 实验原理 利用74LS161实现任意进制加法计数器 ①清零法 74LS161是异步清零，当CR=0时，计数器立即被置零，不受其他输入端状态的影响． 例：用74LS161设计一个11模的加法计数器 实验原理 ②置数法 74LS161是同步置数，当LD=0时，其输出端状态与s输入端预置数相同． 例：用74LS161设计一个10模的加法计数器 实验原理 当置数的初值不为0 时，画出所要求的全部状态，在最后一个状态取反馈使LD为0即可。 例：使用74LS161设计4-9的加法计数器 实验原理 （３）显示及译码 计数器输出端的状态反映了计数脉冲的多少 ，通过译码器和显示器把计数器的输出显示为相应的数。 二---十进制译码器用于将二---十进制代码译成十进制数字，去驱动十进制的数字显示器件，显示0～9十个数字。数码管是一种常用的数字显示器件。 　LED发光二极管也用作计数器状态显示，但读取状态时不如数码管直观。 实验原理 数码管显示方式 实验箱上已将译码器芯片和数码管连接好，实验时只要将十进制计数器的输出端Q3Q2Q1Q0直接连接到译码器的相应输入端DCBA，即可显示数字0—9 数码管段结构 计数、译码、显示接口图 实验原理 　LED显示方式 二进制计数器的输出端Q3Q2Q1Q0直接连接四个LED灯，通过LED灯的亮灭，即可反映计数器的状态 。 注意： 数码管只能显示0-9对应的二进制信息 LED能显示任意的二进制信息 实验内容 １．测试74LS161计数器的逻辑功能 ２．用74LS161设计模8，模12的加法计数器 ３．用74LS161设计一个模24的加法计数器，只要求画出电路图 实验演示图 实验报告要求 1．根据实验内容的要求，设计合理的电路，画出逻辑图。 ２．整理实验数据，写出完整的实验报告。 ３．总结使用集成计数器的体会 　　　　　　　　　　　　 END 　　　　　大家开始做实验！