GPS接收机ADC关键单元的分析设计.docx

  1. 1、本文档共66页,可阅读全部内容。
  2. 2、有哪些信誉好的足球投注网站(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
GPS接收机ADC关键单元的分析设计

中文摘要摘要:在无线通信领域中,随着GPS的不断发展,对模数转换器的性能也提出了 中文摘要 摘要:在无线通信领域中,随着GPS的不断发展,对模数转换器的性能也提出了 更高的要求。模数转换器是模拟信号和数字信号之问的转换界面。在GPS射频接 收机系统中,混频器降频得到的模拟信号经过模数转换器转换为数字信号送入下 一级进行基带处理。通过与众多CMOS模数转换器结构相比较,流水线ADC的 优越性在于保证高速工作的同时,可实现8位以上高分辨率,并且大大减少了比 较器个数,从而减少了面积,降低了功耗。同时随着集成电路工艺的不断进步, 对电压更低、尺寸更小的混合信号系统的研究也越显必要。因此针对上述需求, 该论文完成了1.5比特/级流水线结构模数转换器的关键单元电路的研究与设计。 首先,本文利用Matlab中的Simulink工具对ADC进行系统级仿真。搭建流 水线ADC的系统级模块并验证了其可行性;根据分析电路中的噪声仿真得到了电 容失配、运放增益误差、失调电压等因素对级间转换电路输出范围的影响;指导 电路级设计采用高性能运放、版图级设计对电容匹配的关注。 其次,在Cadence仿真环境中基于SMIC提供的1.8V单电源0.18|l m CMOS 混合信号工艺,对增益提高型运算放大器、采样保持电路、子ADC电路、MDAC 电路进行研究与设计,最后给出了运放、采样保持电路的版图设计与后仿真结果。 本文采用了电容翻转式采样保持电路,利用增益提高型运放的高增益与较大 带宽的优点实现了10位精度、40MHz采样频率的指标要求;根据S/H电路的设计 思想完成了MDAC电路的设计,并实现级间转换的功能;采用动态比较器实现了 子ADC电路的功能要求。最终完成了论文设计要求。 关键词:模数转换;流水线;采样保持;比较器 分类号:TN79+2 =|匕立变通厶堂亟±堂位论塞 =|匕立变通厶堂亟±堂位论塞 △垦曼!B△£! AB STRACT ABSTRACT:With the development of GPS receiver in wireless communication system,the high performance analog—to—digital systems are demanded.ADC is the interface between analog signal and digital signal.In the GPS system,the analog signal coming from Mixer is transferred into digital signal,and then sent to Base band. Comparing with other most ADC architecture,the pipelined ADC can achieve high speed and high resolution.Furthermore,the number of comparators will be decreased, SO as to the area.Meanwhile,with the development of technology of IC,lower voltage and smaller mix—signal system is more important.In this design,we introduce the unit circuits of pipelined ADC whit 1.5 bit per stage. First,the Matlab.Simulink tool was used in ADC’S system level simulation,the model of pipelined ADC is established and proofed,the influence of offset voltage, offset capacitor and gain el ror to output range of pipelined stages was discussed,the high performance operational amplifier was employed in circuit design and capacitor matching was considered in layout design. Second.the circuit was designed in SMIC 0.1 8 pm mixed CMOS technology and stimulated by Cadence Spe

文档评论(0)

186****0507 + 关注
实名认证
内容提供者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档