西安交通大学《数字逻辑电路》课内实验报告.docVIP

西安交通大学 电子技术实验报告 ——智力抢答器的设计 班级： 姓名： 学号： 日期：2015年6月30日 联系电话： 一、实验目的 电子技术专题实验是对《数字逻辑电路》课程内容的全面、系统的总结、巩固和提高的一项课程实践活动。通过智力抢答器的设计与分析实验，加强与巩固学对数字逻辑电路设计的基本方法和技巧的掌握，同时熟悉QuartusⅡ软件及实验室多功能学习机硬件平台，并掌握数字逻辑电路测试的基本方法，训练学生的动手能力和思维方法。 通过本实验，一方面提高学生运用数字逻辑电路解决实际问题的能力，另一方面使学生更深入的理解所学知识，将理论与实际问题相结合，为以后的计算机硬件课程的学习奠定良好的基础。 二、系统设计概要 1、项目名称 ———— 智力抢答器的设计 2、系统设计要求 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩计录等多种功能。本设计的具体要求是： (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 (2) 电路具有第一抢答信号的鉴别和锁存功能。 (3) 设置计分电路。 (4) 设置犯规电路。 三、系统设计方案 1、总体概述 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。 根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器YMQ，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。 2、系统模块图 显示号码编码器电路封锁选手抢答警报 显示号码 编码器 电路封锁 选手抢答 警报 显示时间计时电路控制电路主持人 显示时间 计时电路 控制电路 主持人 计分器 计分器 3、系统总体电路图 三、系统单元模块电路设计及工作原理 1、抢答鉴别模块 （1）VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS PORT(CLR: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1,B1,C1,D1: OUT STD_LOGIC; STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY QDJB; ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001; CONSTANT W2: STD_LOGIC_VECTOR:=0010; CONSTANT W3: STD_LOGIC_VECTOR:=0100; CONSTANT W4: STD_LOGIC_VECTOR:=1000; BEGIN PROCESS(CLR,A,B,C,D) IS BEGIN IF CLR=1 THEN A1=0; B1=0; C1=0; D1=0; ELSIF ((A=1)AND ((B=0AND C=0AND D=0) OR(B=1OR C=1OR D=1))) THEN A1=1; B1=0; C1=0; D1=0;STATES=W1; ELSIF (A=0AND B=1AND C=0AND D=0) THEN A1=0; B1=1; C1=0; D1=0; STATES=W2; ELSIF (A=0AND B=0AND C=1AND D=0) THEN A1=0; B1=0; C1=1; D1=0; STATES=W3; ELSIF (A=0AND B=0AND C=0AND D=1) THEN A1=0; B1=0; C1=0; D1=1; STATES=W4; END IF; END PROCESS; END ARCHITECTURE ART; （2）