近代电子专业实验指导.pdf

近代电子学实验 VERILOG HDL 数字逻辑设计 课程目标：  学会 ISE 工具的使用  学会用 Verilog HDL 语言设计数字逻辑电路  学会用 ISE 工具进行行为级仿真  掌握常见的简单数字逻辑电路的设计方法 课程平台： Xilinx ISE Design Suite 13.2 Digilent Basys2 FPGA 开发板 实验内容：  Lab1: 熟悉 Xilinx ISE 开发环境  Lab2: 常用电路的 HDL 设计与实现  Lab3: LED 的按键控制  Lab4: 7 段显示数码管的设计与实现  Lab5: 只读存储器  Lab6: 多功能数字钟设计  Lab7: 交通灯控制 1 实验一：熟悉 Xilinx ISE 开发环境 目的： 通过实例，了解 Xilinx ISE Design Suite 设计软件的基本功能，熟悉输入、 仿真、综合、配置、与下载的设计过程。 基本设计流程： 完整的 FPGA 设计流程主要包括电路设计输入、行为仿真、设计综合、综合 后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。 设计输入可通过 HDL 语言或原理图（Schematic ），在本课程中我们主要应 用基于 Verilog 的设计开发流程。 a b Xilinx ISE Design Suite 是 Xilinx 公司开发的 EDA 软件，是一系列开发工具的集合，包括四大 Z [5] 工具：ISE Design Tools、嵌入式设计工具 EDK、 PlanAhead 和 System Generator 。 在本课程中 Z [4] 我们所涉及的工具主要包括在 ISE Design Tools 中。这里我们以 ISE Design Suite 13.2 为例（最 Z [3] 新 版 本 为 14.2 ， 目 前 适 用 Digilent Atlys/Nexys/Basys 实 验 板 的 插 件 最 高 支 持 Z [2] 13.x）。 下面我们通过一个实例来熟悉 ISE 软件的使 Z [1] 用，我们将实现一个包含 6 个逻辑门的逻辑电路， 电路框图如图所示： Z [0] 2 打开 ISE 软件： 直接点击桌面 ISE Design Suite 图标或通过Start All Programs Xilinx ISE Design Suite ISE Design Tools Project Navigator 打开软件，出现如下界面： 创建工程（Create New Project）： 一个设计对应一个工程项目文件（.xise 文件），该项目下可包含多个设计模 块文件。通过 Project Navigator 界面左侧的 Start 面板（panel）中的 New Project 按钮或 File New Project 新建一个工程项目。 在 New Project Wizard 中首先选择工程项目名存储位置，基本描述以及顶层 文件类型。这里项目名称为 gates2，存储位置 D:\Xilinx\work\gates2，顶层文件 类型有硬件描述语言（HDL）、原理图（Schematic ）、SynplifyPro 默认生成的