时序电路的VHDL设计时序电路的结构与特点p.552图7-37时序-Read.PDFVIP

时序电路的VHDL 设计 时序电路的结构与特点 p.552 图7-37 时序电路的信号变化特点： 同步时序电路以时钟信号为驱动；电路内部信号的变化 （或输出信号的变化）只发生在特定的时钟边沿；其他时刻 输入信号的变化对电路不产生影响； 要点：执行条件的控制； 时钟边沿的检测； 执行条件的控制 采用进程描述可以有效控制执行条件，若进程以时钟信 号（clk ）为唯一敏感信号，则只有当时钟信号变化时，进程 才执行；在其他时刻，任何输入信号的变化对电路（进程） 不起作用； 时钟边沿的检测 为了确保电路状态只在时钟的特定边沿（上升/下降）发 生变化，需要对时钟边沿进行检测； VHDL 通常采用属性语句检测时钟边沿； 与时钟有关的属性语句： clkevent boolean clk 有变化时为true ； clklast_value clk 在变化之前的值； 例：上升沿的检测： clkevent and clk=1 ; clkevent and clklast_value=0 ; 在由上升沿导致的进程执行时，上述两个表达式的值都 为true ；利用这种表达式构成条件语句中的关系判断，就可以 保障电路状态在特定边沿变化； 注意：上述属性语句只能在子结构中应用（作为局部量）； 例 p.643 表7-38 D 触发器的设计 方式1 library ieee; use ieee.std_logic_1164.all; entity kdff1 is port ( d,clk: in std_logic; q: out std_logic); end kdff1; architecture beh of kdff1 is begin process --进程采用wait 语句，只在上升沿执行； begin wait until clkevent and clk=1 ; q=d; end process; end beh; 方式2 architecture beh of kdff2 is begin process(clk) --进程采用敏感表，在上升/下降沿都执行； begin if clkevent and clk=1 then q=d; --赋值只在上升沿进行； else null; end if; end process; end beh; 例2 p.643 表7-37 带复位端的D 触发器的设计 library ieee; use ieee.std_logic_1164.all; entity kdff2 is port ( d,clk,clr: in std_logic; q,qn: out std_logic); end kdff2; architecture beh of kdff2 is begin process (clk,clr) --进程采用敏感表，执行的结果通过 begin --条件语句控制； if clr=1 then q=0 ;qn=1; --复位信号优先于时钟； elsif clkevent and clk=1 then q=d; qn= not d; end if; end process; end beh; 时序电路的基本单元设计 根据触发控制的不同，时序电路的基本单元主要有锁存 器（Latch ）和触发器（flip-flop ）两类； Latch 锁存器：输出受时钟电平控制，在一段时间内可 受输入变化影响发生而变化；（电平控制） flip-flop 触发器：输出只在时钟边沿时刻发生变化，输入 信号变化不能直接导致输出变化；（边沿控制） 目前数字集成电路中采用最多的时序单元器件为D latch 和D flip-flop; 例 p.678 表 8-4 D latch 的设计：在满足使能条件时将输入D 传递给输出Q ； library ieee; use ieee.std_logic