fpga-得cpld基本结构及原理.ppt

* * Altera 主流芯片 1. 主流CPLD产品： MAXII：新一代PLD器件,0.18um falsh工艺,2004年底推出,采用FPGA结构,配置芯片集成在内部,和普通PLD一样上电即可工作。容量比上一代大大增加,内部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v或者3.3v内核电压,MAXII G系列采用1.8v内核电压。早期的CPLD芯片主要有MAX3000、MAX7000系列。 MAX II 器件家族 ?Feature EPM240/G EPM570/G EPM1270/G EPM2210/G 逻辑单元 (LE) 240 570 1,270 2,210 等效宏单元（Macrocell） 192 440 980 1,700 最大用户IO 80 160 212 272 内置Flash大小(bit) 8K 8K 8K 8K 管脚到管脚延时(ns) 3.6-4.5 3.6-5.5 3.6-6.0 3.6-6.5 * * 2.主流FPGA产品 Altera的主流FPGA分为两大类,一种侧重低成本应用,容量中等,性能可以满足一般的逻辑设计要求,如Cyclone,CycloneII;还有一种侧重于高性能应用,容量大,性能能满足各类高端应用,如Startix,StratixII等,用户可以根据自己实际应用要求进行选择。 在性能可以满足的情况下,优先选择低成本器件。 Cyclone（飓风）：Altera中等规模FPGA,2003年推出,0.13um工艺,1.5v内核供电,与Stratix结构类似,是一种低成本FPGA系列 ,是目前主流产品,其配置芯片也改用全新的产品。 型号（1.5V） 逻辑单元 锁相环 M4K RAM 块 备 注 EP1C3 2,910 1 13 每块RAM为4Kbit,可以另加1位奇偶校验位 EP1C4 4,000 2 17 EP1C6 5,980 2 20 EP1C12 12,060 2 52 EP1C20 20,060 2 64 * * CycloneII：Cyclone的下一代产品,2005年开始推出,90nm工艺,1.2v内核供电,属于低成本FPGA,性能和Cyclone相当,提供了硬件乘法器单元 Cyclone II 系列概览 特 性 EP2C5 EP2C8 EP2C20 EP2C35 EP2C50 EP2C70 逻辑单元（ LE ） 4,608 8,256 18,752 33,216 50,528 68,416 M4K RAM 块 26 36 52 105 129 250 RAM 总量 119,808 165,888 239,616 483,840 594,432 1,152,000 嵌入式18×18乘法器 13 18 26 35 86 150 锁相环（PLL） 2 2 4 4 4 4 最大可用I/O管脚 142 182 315 475 450 622 * * Stratix ：altera大规模高端FPGA,2002年中期推出,0.13um工艺,1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。 1.5v 逻辑单元 LE 512bit RAM块 4Kbit RAM块 512K MegaRAM块 DSP块 备注 EP1S10 10570 94 60 1 6 每个DSP块可实现4个9x9乘法/累加器 RAM块可以另加奇偶校验位 EP1S20 18460 194 82 2 10 EP1S25 25660 224 138 2 10 EP1S30 32470 295 171 4 12 EP1S40 41250 384 183 4 14 EP1S60 57120 574 292 6 18 EP1S80 79040 767 364 9 22 EP1S120 114140 1118 520 12 28 * * StratixII: Stratix的下一代产品,2004年中期推出,90um工艺,1.2v内核供电,大容量高性能FPGA Stratix II 系列概览 功能 EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180 自适应逻辑模块（ALM） 6,240 13,552 24,176 36,384 53,016 71,760 等效逻辑单元 （LE） 15,600 33,880 60,440 90,960 132,540 179,400 M512 RAM 块 (512 bits) 104 202 329 488 699 930 M4K RAM 块 (4 Kb