集成电路设计工具指南new..doc

PAGE PAGE 66 集成电路设计工具指南 清华大学微电子所 二〇〇二年九月 综合OR原理图输入 综合 OR 原理图输入 版图布局布线/版图编辑 单元库 DRC/LVS VHDL/Verilog 单元版图 错误 正确 仿真 Hspice仿真 后仿真 实验一 74HC193的设计及逻辑模拟 【实验目的】：学会Verilog编译和仿真工具Verilog-XL、Verilog波形工具Signalscan的使用，初步理解Verilog程序的编写、仿真及调试，初步理解和掌握Verilog模块描述的三种方法：数据流、结构化和行为描述，验证74HC193版图提取得正确性。 【任务1：Verilog文件及编译】 敲pwd命令，显示当前路径名称。 cd verilog/Lab1，进入本实验目录。 ls –l(字母l,非数字1)，显示本目录下的文件。 more Reg.v，在屏幕上显示Reg.v，本verilog文件描述的是一个带使能端的异步置位的D触发器，请读懂程序，注意verilog文件的格式，重点是开头和结尾。 verilog Reg.v，对Reg.v文件进行编译。 注释：verilog是Cadence的verilog仿真工具Verilog-XL的启动命令。 ls，显示本目录下的文件。这时多出一个日志文件：verilog.log。 注释：因为Reg.v文件没有加输入激励以及存储波形，所以没有其它的结果文件。 more verilog.log，显示该文件。 more Test_Reg.v，词文件是Reg.v文件中Reg模块的测试文件，请注意该文件是如何加激励的。 verilog Test_Reg.v，对Reg.v文件进行编译。 ls，查看本目录下的文件，多出一个Reg.shm目录。 cd Reg.shm，然后ls ，本目录有两个文件：Reg.dsn和Reg.trn，为Test_Reg.v文件的输出波形文件。 cd ..，回到Lab1目录。 【任务2：signalscan的使用】 敲signalscan ，启动Signalscan Waveform窗口。 注释：signalscan为Cadence的波形工具Signalscan的启动命令，为后台执行。 在Signalscan Wafeform窗口，在File下拉菜单中左键单击Open Simulation File，弹出文件选择窗口。 左键双击Directories栏中的…/Reg.shm，选择波形的文件夹。 注释1：此文件为任务1编译Test_Reg.v后产生的文件夹。 注释2：在以后不加说明的情况下，单击或双击均指左键单击或左键双击。 单击File栏中的Reg.trn，选择波形文件。 单击ok按钮。此时Signalscan Waveform窗口会显示Time和Group信息，工具行的一些按钮变亮。 单击Signalscan Waveform窗口右上角的DesBrows:1按钮，弹出Signalscan Design Browswer窗口。 单击Instances in Current Context栏中的test，在栏中将会出现test模块的各port以及net的名称。 依次单击各个port net名称，它们将会出现在左边栏内。 单击工具栏中的AddToWave或Add,Close，前者保留Design Browswer窗口，后者将此窗口关掉。 此时Signalscan Waveform窗口将会有各个信号的波形，观察之。 单击工具栏中的ZoomInX，ZoomOutX，ZmOutXFull观察波形时间范围的变化。 在波形栏中的不同位置单击，观察当前时间，以及各信号对应的数值。 熟悉工具栏中的copy, cut, paste以及delete按钮。 修改源文件Test_Reg.v，在第24行，#10 RegEna=1；后添加两行： #10 Rst=0; #10 Rst=1; 利用verilog Test_Reg.v对其重新编译。 在Signalscan Waveform窗口的File下拉菜单中单击Replace/Reload Simulation File Date，观察波形的变化。 注释：本按键相当于update，即对文件修改后重新编译，重新载入波形数据。 关掉Signalscan Wavefrom窗口。 【任务3：编写并仿真74HC193行为级模块】 74HC193行为级模块的Spec： 输入信号：清零信号Clear，计数加信号Up，计数减信号Down，输入数据D[3:0]。 输出信号：进位Carry，借位Borrow，输出数据Q[3:0]。 功能描述： 74HC193为二进制计数器，其功能波形图见后。 设计要求：采用行为描述方式来编写文件counter_b