西电课设锁相环..docx

课程设计 数字锁相环的FPGA设计与实现 1.设计要求 利用MAX PLUSII软件工具，设计一个全数字锁相环路，通过它从19.2k的信号中提取同步信号。本地源时钟为11.0592MHz。 要求实现的功能： a当远端信号（方波）的占空比分别为1:1、1:3、1:5和1:7时，从其中提取同步信号。 b先将远端信号（方波）转变成伪随机序列，然后从中提取同步信号。 完成仿真过程，给出测试结果，要求得到同步带宽、捕捉带宽和最大同步时间。 2.设计原理 2.1数字锁相环基本原理 一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1所示。 图1 PLL模块图 传统的锁相环是模拟电路，它利用环路中误差信号去连续地调整位同步信号的相位。全数字锁相环路完全用数字电路构成，采用高稳定度的振荡器（信号钟），从鉴相器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到鉴相器上的位同步脉冲序列的相位，达到同步的目的。 全数字锁相环（ADPLL）由数字鉴相器（DP）、数字滤波器（DF）与数字压控振荡器(DCO)三个数字电路部件组成，如图2所示。 图2 ADPLL模块图 2.2数字锁相环原理框图 本设计中的数字锁相环由信号钟、控制器、分频器、相位比较器组成。其原理框图如图3所示。 图3 数字锁相环原理框图 信号钟包括一个高稳定度的晶体振荡器和整形电路。若接收码元的速率为F=1/T，那么振荡器频率设定在nF，经整形电路之后，输出周期性脉冲序列，其周期T0=1/(nF)=T/n。本设计中时钟为11.0592MHz。 控制器包括图中的扣除门（常开）、附加门（常闭）和“或门”，它根据相位比较器输出的控制脉冲（“超前脉冲”或“滞后脉冲”）对信号钟输出的序列实施扣除（或添加）脉冲。 分频器是一个计数器，每当控制器输出n个脉冲时，它就输出一个脉冲。控制器与分频器的共同作用的结果就调整了加至相位比较器的位同步信号的相位。这种相位前、后移的调整量取决于信号钟的周期，每次的时间阶跃量为T0，相应的相位最小调整量为Δ=2πT0/T=2π/n。 相位比较器将接收脉冲序列与位同步信号进行相位比较，以判别位同步信号究竟是超前还是滞后，若超前就输出超前脉冲，若滞后就输出滞后脉冲。 3.数字锁相环的硬件实现 根据图3（数字锁相环原理框图），利用MAX PLUSII中的硬件仿真功能，实现数字锁相环。下面将给出信号钟、分频器和相位比较器的硬件实现图。 信号钟包含一个晶振和整形电路，晶振产生的方波信号经过整形电路后变成脉冲信号。为了和控制器相配合，需要两路脉冲信号。整形电路由D触发器和逻辑与、或、非门组成。D触发器起到延时的作用，然后通过逻辑或门和与门产生脉冲波。电路如图4所示。 图4 整形电路（rc） 分频器是一个计数器，由3片74LS161来实现。电路如图5所示。 图5 分频器（fd） 相位比较器主要由微分脉冲电路和逻辑与、非门组成。微分脉冲形成电路由D触发器和逻辑异或、与门组成。D触发器起延时的作用。微分脉冲形成电路如图6所示。 图6 微分脉冲形成电路（dp） 数字锁相环的硬件实现电路如图7所示。图中蓝色字样所在框图由上至下分别为微分脉冲形成电路（dp）、整形电路（rc）和分频器（fd），具体结构如图6、图4和图5所示。 图7 数字锁相环电路 由于在MAX PLUSII中没有占空比为1:3、1:5和1:7的方形波，所以要利用可用的元器件来生成满足要求的信号。可以通过把方波分别通过模4、模6和模8计数器来达到这一目的。在本设计中，利用74LS161来实现这些计数器。模4、模6、模8计数器分别如图8、图9、图10所示。 图8 模4计数器（1_3） 图9 模6计数器（1_5） 图10 模8计数器（1_7） 方波通过这些计数器后就能形成占空比满足要求的信号，然后再将信号送入图7所示的数字锁相环电路中，便可以提取出同步信号。 在本设计中，将方波转变成伪随机序列用到74LS194和逻辑异或门、与非门。7位伪随机序列发生器电路如图11所示。将产生的伪随机序列送入图7所示的数字锁相环电路中，便可以提取出同步信号。 图11 7位伪随机序列发生器 4.仿真过程 4.1接收信号的占空比为1:1 条件设置为：End Time = 10ms，Grid Size = 45.2ns 位同步信号超前于接收脉冲序列的情况如图12所示，蓝色线条处放大后如图13所示。经过一段时间后锁相成功，达到同步状态，如图14所示。 图12 位同步信号超前于接收脉冲序列 图13 超前脉冲作用于扣除门 图14同步状态 位同步信号滞后于接收脉冲序列的情况如图15所示，蓝色线条处放