2013edavhdl第四讲设计初步与实际操作.ppt

今天的内容 点名（假条） 对于4选1多路选择器的VHDL文本输入设计，掌握的学生人数统计 超过一半则跳过第一小节。 第一小节 VHDL描述以及对应的时序仿真图的简单解读 课前提问，四种端口类型是哪四种？ 课前提问，关上书，实体和结构体的区别？ 课前提问，综合的四个层次？ 以下几页，是给记忆不好的同学回忆的，看过以后就是今天进一步强调的程序书写的重点 以上几页，是给记忆不好的同学回忆的，接下来，是今天进一步强调的程序书写的重点 用VHDL语言描述结构体功能有3种方法 行为描述法：采用进程语句，顺序描述设计实体的行为 数据流描述法：采用进程语句顺序描述数据流在控制流作用下被加工、处理、存储的全过程 结构描述法：采用并行处理语句描述设计实体内的结构组织和元件互连关系 5分钟速记，然后做游戏 上一节课，我们讲过IF THEN和CASE WHEN 现在系统的列入了本PPT中，大家跟我一起来复习或者学习一次。 接下来，是自学内容，相对比较简单 有疑问提问，5分钟后我提问，回答上来的加分 异步时序电路 特点*1.电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件； 2.电路中没有统一的时钟； 3. 电路状态的改变由外部输入的变化直接引起。 设计*一般分为两步: 第一步确定各位触发器时钟信号, 第二步求电路状态方程、激励方程、输出方程。 显然,第二步工作是建立在第一步工作基础上,只有确定了时钟信号,才能有效设计其它电路。是否能将异步时序电路设计仅通过对其时钟设计一步完成?笔者在教学过程中,认真分析异步时序电路特点,提出了基于时钟设计的异步时序逻辑电路设计法,从而避免了求解电路状态方程、驱动方程,简化了异步时序电路设计。 例：带异步复位的D触发器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF4 IS PORT (CLK : IN STD_LOGIC ; clr,D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END DFF4; ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK,clr) BEGIN if clr=‘0’ then Q=‘0’; elsif CLKEVENT AND CLK = 1 THEN Q = D ; END IF; END PROCESS ; END bhv; 结论： 选择器的行为描述即可以用if语句，也可以用case语句 If语句是有序的，先处理最起始、最优先的条件，后处理次优先的条件 Case语句是无序的，所有表达式值都并行处理。 Case语句中的条件表达式中的值必须举穷尽，又不能重复 不能穷尽的条件表达式的值用others表示 接下来是操作指导 请自己对照文本和之前我教的进行。看能否理解步骤。 （注意，软件界面不同，不要照抄） 【例4-22】 ... --半加器描述(3) SIGNAL abc,cso : STD_LOGIC_VECTOR(1 DOWNTO 0 ); BEGIN abc = a b ; co = cso(1) ; so = cso(0) ; PROCESS(abc) BEGIN CASE abc IS WHEN 00 = cso=00 ; WHEN 01 = cso=01 ; WHEN 10 = cso=01 ; WHEN 11 = cso=10 ; END CASE; END PROCESS; END ARCHITECTURE fh1; 【例4-23】 ENTITY f_adder IS PORT (ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a,b : IN STD_LOGIC; co,so : OUT STD_LOGIC); END COMPONENT ; COMPONENT or2a PORT (a,b : IN STD_LOGIC; c : OUT STD_LOGIC);