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VHDL 硬件描述语言 实验讲义 实验一、Modelsim 使用及VHDL 设计的仿真 实验目的： 学习Modelsim 的使用；学会使用Modelsim 完成VHDL 设计的语法分析，学习VHDL 测试平台（Testbench）及激励信号源（Stimulus）的写法，学会对VHDL 设计进行仿真 验证。 实验步骤： 一、Modelsim 的基本操作 我们来从一个简单分频电路的设计为例学习ModelSim 简单的使用。所谓分频电路是将 较高频率的时钟分频，得到较低频率的时钟，分频电路的使用较为广泛，例如，我们要编写 一个显示时间的电路就需要一个分频器，将晶振的频率分频得到 1Hz 的时钟信号。分频有 两种常见的方法，一种是利用计数器的某一位来作为分频输出，一种是计数器计数到某一数 值时，分频时钟信号翻转来实现分频。本例中采用第二种方法，输入 50MHz 的时钟信号， 分频后输出1MHz 的信号，该设计有实用价值并且设计本身简单，仿真也较为简单。 以下是较为详细的步骤： 1. 运行 ModelSim，会出现如图 1-1所示的界面，如果上一次使用ModelSim 建立 过工程，这时候会自动打开上一次所建立的工程。 图1-1 2. 点击 File-New-Project，会出现如图 1-2 所示的界面，在 Project Name 中我们输入建立的工程名字为 DivClkSimu，在 Project Location 中输入工 程保存的路径为 E:/yourProj/modelsim/DivClk，注意 ModelSim 不能为一 个工程自动建立一个目录，这里我们最好是自己在 Project Location 中输入 路径来为工程建立目录，在 Default Library Name 中为我们的设计编译到哪 一个库中，这里我们使用默认值，这样，在我们编译设计文件后，在 Workspace 窗口的 Library 中就会出现 work 库。这里我们输入完以后，点击 OK. 1 VHDL 硬件描述语言 实验讲义 图 1-2 3. 这时候出现如同图 1-3 所示的界面， 可以点击不同的图标来为工程添加不同的 项目， 点击Create New File可以为工程添加新建的文件， 点击Add Existing File为工程添加已经存在的文件，点击 Create Simulation 为工程添加仿真， 点击Create New Folder可以为工程添加新的目录。这里我们点击 Create New File。 图 1-3 4. 出现界面如图 1-4 所示，我们在 File Name 中输入 DivClkHDL 作为文件的名 称，Add file as type 为输入文件的类型为 VHDL、Verilog、TCL 或 text， 这里我们使用默认设置 VHDL，Folder为新建的文件所在的路径，Top Level 为 在我们刚才所设定的工程路径下。点击 OK；并在 Add items to the Project 窗口点击 Close 关闭该窗口。 图 1-4 5. 这时候在 Workspace 窗口中出现了 Project 选项卡， 在其中有 DivClkHDL.vhd，其状态栏有一个问号，表示未编译，我们双击该文件，这时候 出现窗口edit-DivClkHDL.vhd的编辑窗口，在其中我们输入我们的设计文件如 下，输入后保存该文件。 library IEEE; 2 VHDL 硬件描述语言 实验讲义 use IEEE.STD_LOGIC_1164.ALL;