74HC373芯片介.ppt

74HC373芯片介绍 74HC373基本介绍 74HC373是一款高速CMOS器件 74HC373引脚兼容低功耗肖特基TTL 系列。74HC373遵循JEDEC标准no.7A。 74HC373是八路D 型锁存器，每 个锁存器具有独立的D 型输入，以及 适用于面向总线的应用的三态输出。 所有锁存器共用一个锁存使能（LE）端 和一个输出使能（OE）端。 74HC373基本介绍 74HC373包含八个具有三态输出的D 型透明锁存器。当LE为高时，数据从Dn输入到锁存器，在此条件下，锁存器进入透明模式，也就是说，锁存器的输出状态将会随着对应的D输入每次的变化而改变。当LE为低时，锁存器将存储D输入上的信息一段就绪时间，直到LE的下降沿来临。 　　当OE为低时，8个锁存器的内容可被正常输出；当OE为高时，输出 进入高阻态。OE端的操作不会影响锁存器的状态。 　　74HC373与以下型号逻辑功能相同： 　　74HC533，但输出为反相 　　74HC563，但输出为反相且引脚布局不同 　　74HC573，但引脚布局不同 74HC373特性 ?1、三态正相输出，用于面向总线的应用 ?2、共用三态输出使能端 ?3、逻辑功能与74HC533、74HC563、74HC573相同 ?4、ESD保护 5、可用温度范围： -40～+125 ℃ 74HC373参数 74HC373逻辑电路 74HC373引脚分析 373的输出端Q0~Q7可直接与总线相连。? 当三态允许控制端OE为低电平时，Q0~Q7为正常逻辑状态，可用来驱动负载或总线。当OE为高电平时，Q0~Q7呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。? 当锁存允许端LE为高电平时，Q随数据D而变。当LE为低电平时，Q被锁存在已建立的数据电平。? 当LE端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善400mV。 引出端符号： D0～D7：数据输入端??? OE：三态允许控制端（低电平有效）?? LE：锁存允许端?? Q0~Q7：输出端? 74HC373真值表 74HC373应用电路图 * * * 返回逻辑电路图 NOTS： COMS：电压控制的一种放大器件，是组成CMOS数字集成电路的基本单元。 肖特基TTL：TTL晶体管——晶体管逻辑电路，肖特基TTL传输速率更低。 JEDEC：即固态技术协会，是微电子产业的领导标准机构。 锁存器：数字电路中的一产品种具有记忆功能的逻辑元件。锁存，就是把信号暂存以维持某种电平状态，在数字电路中则可以记录二进制数字信号“0”和“1”。 三态门：一种重要的总线接口电路。 引脚分析 NOTS： 使能（Enable）：负责控制信号的输入和输出叫做使能。 ESD保护：即静电释放，集成电路器件工作在一定的电压、电流和功耗限定范围内，大量聚集的静电荷在条件适宜是就会产生高压放电，静电放电通过器件引线的高压瞬时传送，可能会使氧化层断开，造成器件的功能失常。ESD保护二极管是一种新型的集成化的静电保护器件，其内部相当于是一个齐纳稳压二极管，当输入电流超过它的额定电压时，就会被击穿，把过多的电能量导回大地，以起到保护电路的作用。 适用电压：2.0~6.0V 驱动电流：+/-7.8mA 传输延迟：12ns（5V） 逻辑电平：CMOS 功耗考量：低功耗或电池供电 封装及引脚： SO20、SSOP20、DIP20、TSSOP20 NOTS: LATCH ENABLE LE:锁存使能(控制锁存信号的输入和输出) 与引脚图比较 NOTS： 高阻态：电路分析时高阻态可做开路理解 施密特触发器：输出特性的门电路 返回基本介绍 进入74HC373电路仿真 * *