高频课程设计liubing.doc

实用标准文案 精彩文档 课程设计说明书 NO.1 DDS与锁相频率合成的设计 1.课程设计的目的 本课程为电子、通信类专业的独立实践课，该课程设计建立在电路基础、低频与高频电子线路等课程的基础上，主要让学生加深对高频电子线路理论知识的掌握，使学生能把所学的知识系统地、高效地贯穿到实践中来，避免理论与实践的脱离，同时提高学生的动手能力，并在实践不断完善理论基础，有助于培养学生综合能力。 2．设计方案论证 2.1DDS与锁相频率合成的简介 现代频半合成源对频率精度、分辨率、转换时间和频谱纯度等指标提出了越来越高的要求。甚高频(VHF)频率合成器通常采用多锁相环路(PLL)结构，多环合成器将单环中的巨大分频比用多个环路来负担，同时各环，尤其足主环的鉴相频率大幅度提高，从而满足了鉴相频率高、分频比小和分辨率高等要求。但是由于多环组合的固有特性，尤其是分辨率每提高1个数量级，就要增加一级子环路，使得其频率转换速度低、线路复杂、可靠性差。 直接数字式频率合成技术(DDS)的频率分辨率高、频率转换速度快，在通信、遥感测量、雷达等领域具有广阔的应用前景。DDS／PLL混合频率合成是一项新兴技术。DDS激励PLL倍频的方式能发挥DDS高分辨率的特点。但采用DDS技术制作的频率合成器在使用中还必须解决低相位噪声和抑制杂散等问题，DDS信号中的相噪与杂散一旦落入环路内将会恶化lg N。尤其当采用倍频、变频等方法将频率提高到微波频段后，该问题显得更加突出，此外还必须面对实现宽频带和降低成本的问题。 采用DDS内插PLL混频，即DDS输出与PLL反馈回路中的压控振荡器(VCO)输出混频，相当于用DDS取代多环频率台成器中的低(细)频率子环，电路结构简单，在频率转换速度、分辨率等方面性能优良，并且不存在DDS相噪与杂散恶化的问题。本课程设计是基于该思想的一种VHF段频率合成器设计。 锁相环（PLL）电路对输入信号相当于一个窄带跟踪滤波器，因此将DDS输出信号作为参考信号驱动一个PLL后不但可以大大抑制杂散信号，还可以方便地将频率信号倍频提高，但采取该方法会使输出信号的相位噪声恶化。而如果在环路中将压控振荡器(VCO)的输出信号作为DDS的输入信号，DDS在电路中就成为一个分辨率极高的分频器，不仅能利用环路实现杂散抑制，同时也可使输出信号的相位噪声降低，而且由于不必采用高频晶体振荡器，系统成本也会大大降低，并很容易使整个电路采用混合电路工艺进行系统集成。 2.2方案设计 本方案设计一个VHF段频率合成器，输出信号频率分辨高，相位噪声低。 图一所示为频率合成器的原理框图。该合成器原理如下：压控振荡器(VCO)产生VHF段频率信号，在反馈通道中与直接数字式频率合成器(DDS)输出下混频，经带通滤波、程控分频器后送鉴相／鉴频器，与鉴相频率比较得到的相位误差信号，经低通环路滤波后，其平均值控制VCO输出向设定频率值靠拢并最终锁定。 沈 阳 大 学 课程设计说明书 NO.2 图一 基于DDS的锁相频率合成器框图 本方案采用了DDS取代多环频率合成器中的低(细)频率子环，VCO输出频率范围89.6～110.4 MHz，DDS输出频率范围20～20.8 MHz，混频后取下变频69.6～89.6 MHz，经ECL预置分频器10分频至6.96～8.96 MHz，锁相环(PLL)鉴相频率取80 kHz，内部程控分频范围87～112 kHz。 压控振荡器输出频率和其他信号之间的关系由式(1)给出： fOUT=N×10×fr+fDDS (1) 其中，fOUT为压控振荡器输出频率，fr为鉴相频率，fDDS为直接频率合成器输出频率，N为内部程控分频比。 2.2电路设计 根据图一所示方案，设计了频率合成器的具体电路，其电路框图如图2所示。 采用DDS内插式混频关键是处理好高频带通滤波环节。可以采用耦合的LC双谐振电路构成69.6～89.6 MHz的固定带通滤波器(BPF)，如同三(a)所示，但实际调试发现滤波电路的谐振曲线在20 MHz带宽内很难保持水平。 压控振荡器MC1648采用外接LC电路形式，随压控信号输出89.6～110.4 MHz之间的频率，实际上是外接LC电路的谐振点(可变电容)随压控信号变化，而滤波范围为69.6～89.6 MHz，采用相同的LC电路形式，如图三(b)所示，用VCO的电压榨制信号，改变滤波LC谐振电路的容值，使其谐振频率点与VCO的输出频率“同步”，即滤波谐振频率总是与VCO的输出频率相差约20 MHz左右，称之为“滑动”LC谐振带通滤波电路，考虑到混频后两