电工技术第9章.ppt

第9章 触发器和时序逻辑电路 9.1 双稳态触发器 9.2 寄存器 9.3 计数器 9.1 双稳态触发器 双稳态触发器是各种时序逻辑电路的基本单元。它具有一定的记忆功能，有两种相反的输出状态。按逻辑功能可分为RS触发器、JK触发器、D触发器和T触发器等。对一般使用者来说，应卞要了解触发器的逻辑功能及特点，而内部结构只作一般性了解。因此本节重点介绍各类触发器的功能。 9.1.1 RS触发器 1.基本RS触发器 基本RS触发器结构最为简单，是其他各种触发器的基本单元。 (1)电路组成 图9-1 (a)所示是由两个与非门组成的基本RS触发器。 9.1 双稳态触发器 表9-1是由与非门组成的基本RS触发器的逻辑状态表。表中Qn表示触发器在接收信号之前所处的状态，称为初态；Qn+1表示触发器在接收信号后建立的新的稳定状态，称为次态。“ X”号表示不确定状态，即输入信号消失后触发器状态可能是“0”，也可能是“1”。 2.同步RS触发器 基本RS触发器的特点是：输入信号 和 或SD和RD可以直接控制触发器状态的翻转。而在数字系统中，往往要求某些触发器按一定节拍同步动作，为此，产生了由时钟脉冲CP控制的触发器，只有在CP脉冲到达时，触发器才能按输入信号改变输出状态，此类触发器称为同步RS触发器，又称可控RS触发器或钟控RS触发器。 9.1 双稳态触发器 (1)电路组成 同步RS角虫发器是在基本RS触发器的基础上增加了两个控制门D3、D4和一个时钟脉冲CP。图9-3 (a)、(b)分别为同步RS角虫发器的逻辑电路和逻辑符号。R、S为输入信号端，Q和 为输出信号端。 (2)工作原理 当CP=0时，与非门D3和D4被封锁而输出高电平，不管S和R端的信号如何变化，触发器的状态始终保持不变。 当CP=1时，与非门D3和D4被解除封锁，S和R端的信号可以通过D3和D4作用到基本RS触发器的输入端，使触发器的状态随S和R的状态而改变。 同步RS角虫发器的逻辑状态如表9-2所示。 9.1 双稳态触发器 9.1.2 JK触发器 图9-5(a)所示为主从JK触发器电路结构。它由两个同步RS触发器和非门组成。D1称为主触发器，D2称为从触发器。 主从JK角虫发器的逻辑状态见表9-3。 主从JK角虫发器的逻辑符号如图9-5(b)所示。CP端上的小圆圈表小触发器状态在时钟脉冲下降沿到来时触发。“”称为延迟符号，表小在CP上升沿时接收信号，延迟到CP下降沿时输出状态翻转。 9.1 双稳态触发器 9.1.3 D触发器 D触发器的应用也很广泛，其逻辑状态如表9-4所示。D触发器的结构有多种。国产D触发器多采用维持阻塞型，属于上升沿触发的边沿触发器。其逻辑符号如图9-7所示。 维持阻塞D触发器的逻辑功能是：在时钟脉冲的上升沿到来时，触发器的状态与时钟脉冲到来前D端的状态一致。图9-8所示为维持阻塞D触发器的波形图。 由于JK触发器与D触发器之间可以相互转换，因此，JK触发器和D触发器都有上升沿触发和下降沿触发。 9.1 双稳态触发器 9.1.4 触发器的相互转换 1. JK触发器转换成D、T、T’触发器 如图9-9所示。 2. D触发器转换成JK，T和T’触发器 如图9-10所示。 9.2 寄存器 寄存器是用来存放数据和运算结果的时序逻辑电路，是数字系统和计算机的卞要部件。寄存器卞要由触发器构成，n个触发器可以存储n位一进制数。寄存器存放数码的方式有并行输入和串行输入两种。同样，取出数码也有并行输出和串行输出两种。 按功能不同，寄存器可分为数码寄存器和移位寄存器两种。 9.2.1 数码寄存器 数码寄存器只供暂时存放数码，根据需要可以将存放的数码随时取出参加运算或进行处理。图9-11 (a)所示是用D触发器组成的4位数码寄存器。 图9-11(b)是触发器型4位集成寄存器CT1175的引脚排列，表9-5是其功能表。由表可知，CT1175具有异步清零、并行输入/输出和保持功能。 9.2 寄存器 除了用D触发器构成的寄存器外，还有一种锁存器寄存器(或称暂存器)，通常由门电路构成，只有当选通信号LE=1时，锁存器才能接收信号。例如，CT4375是双2位锁存器，由两个独立的锁存器单元构成，有独立的选通输入信号LE。图9-12 (a)是CT4375中一个锁存器单元的电路结构，图9-12 (b)是它的引脚排列，表9-6所示为其逻辑功能表。这一类型的器件还有CT1116(双4位)等。 9.2 寄存器 9.2.2 移位寄存器 移位寄存器不仅能寄存数码，而目具有移位功能，即在移位脉冲作用下实现数码逐次左移或右移。它在计算机和其他数字系统中获得广泛应用。 图9-13是由JK触发器组成的4位移位寄存器。 以上讨论的为左移寄存器。右移寄存器的构成原理与