数字逻辑电路课程设计_电子秒表_VHDL实现(含源代码).pdfVIP

电 子 科 技 大 学 UNIVERSITYOFELECTRONICSCIENCEAND TECHNOLOGYOFCHINA 数字逻辑设计 实验报告 实验题目： 电子秒表 学生姓名： 指导老师： 一、实验内容 利用FPGA设计一个电子秒表，计时范围00.00~99.00秒，最多连续记录3 个成绩，由两键控制。 二、实验要求 1、实现计时功能： 域值范围为00.00~99.00秒，分辨率0.01秒，在数码管上显示。 2、两键控制与三次记录： 1 2 键实现 “开始”、“记录”等功能， 键实现 “显示”、“重置”等功能。 1 系统上电复位后，按下 键 “开始”后，开始计时，记录的时间一直显示在 数码管上；按下1键 “记录第一次”，次按1键 “记录第二次”，再按1键 “记录 第三次”，分别记录三次时间。 其后按下2键 “显示第一次”，次按2键 “显示第二次”，再按2键 “显示第 三次”，数码管上分别显示此前三次记录的时间；显示完成后，按2键 “重置”， 1 所有数据清零，此时再按 键 “开始”重复上述计时功能。 三、设计思路 1、整体设计思路 先对按键进行去抖操作，以正确的得到按键信息。 同时将按键信息对应到状态机中，状态机中的状态有：理想状态、开始状态、 3次记录、3次显示、以及其之间的7次等待状态。 因为需要用数码管显示，故显示的过程中需要对数码管进行片选和段选，因 此要用到4输入的多路选择器。 在去抖、计时、显示的过程中，都需要用到分频，从而得到理想频率的时钟 信号。 2、分频设计 该实验中有3个地方需要用到分频操作，即去抖分频（需得到200HZ时钟）、 计时分频（需得到100HZ时钟）和显示分频（需得到25kHZ时钟）。 分频的具体实现很简单，需首先算出系统时钟（50MHZ）和所需始终的频 T count count 率比 ，并定义一个计数变量 ，当系统时钟的上升沿每来到一次， 就 1 count=T 1 count=1~T/2 clk= 0 加 ，当 时就将其置回 。这样只要令 时 ‘’， count=T/2+1~T时clk= ‘1’即可。 3、去抖设计 由于用按键为机械弹性开关，故当机械触点断开、闭合时，按键开关在闭 合时不会马上稳定地接通，在断开时也不会马上断开，而是在闭合及断开的瞬 间发生一系列的抖动，时间一般为5ms~10ms，如下图所示： 故应考虑对按键时进行去抖操作。 这里去抖用到了一个状态机，具体如下： 其中，按键按下时为低电平，松开后为高电平。去抖用的频率为200HZ，当 连续两次采样都为低电平时，认为按键稳定按下，在按键稳定按下后，采样到按 键为高电平时，认为按键释放。 4、状态机设计 （1）状态转移： 当按下key1或者key2且检测到时间上升沿到来，状态机中将发生状态转 移，且不论在什么状态，按下reset键时都将回到idle状态。 这里在记录状态和显示状态之间加入了一些 “中间状态”，其目的是为了 避免一次按键时间过长而导致认为其进行了多次按键的情况。 状态转移图如下所示： 其中，a表示第一个按键 （开始、记录），b表示第二个按键 （显示、复位）， idle为理想状态也是初始状态，r1、r2、r3为三个记录状态，d1、d2、d3为三 个显示状态，m1~m7为7个中间状态。 （2）计时与监视： 在 “开始状态”之后，若没有按下reset键，都将一直进行计时，且记录的 过程中数码管需要一直显示当前计时，于是数码