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数字系统原理与设计 课程设计报告 设计题目：数字时钟设计 学生姓名： 专业： 电子科学与技术 年级： 指导老师： 南通大学电子信息学院 2015年7月8日 PAGE \* MERGEFORMAT 1 PAGE \* MERGEFORMAT 1 PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 1 摘要：数字时钟我们听到这几个字，第一反应就是我们所说的数字，不错数字时钟就是以数字显示取代模拟表盘的钟表，在显示上它用数字反应出此时的时间，相比模拟钟能给人一种一目了然的感觉，不仅如此它还能同时显示时、分、秒。而且能对时、分、秒准确校时，这是普通钟所不及的。数字时钟广泛应用于各个公共场所，成为人们日常生活中不可少的必需品。数字时钟是一种显示时、分、秒的计时装置且具有校时、暂停功能，其计时周期为24小时，显示满刻度为23时59分59秒，秒计数器电路计满60 后触发分计数器电路，分计数器电路计满60 后触发时计数器电路，当计满24 小时后又开始下一轮的循环计数。 关键字：时、分、秒、校时、暂停 PAGE \* MERGEFORMAT 15 PAGE \* MERGEFORMAT 15 目录 摘要及关键字…………………………………………1 前言………………………………………………3 实验目的…………………………………………3 实验思想…………………………………………3 设计方案…………………………………………4 设计原理…………………………………………4 设计过程…………………………………………4 仿真实验及下载…………………………………12 总结体会…………………………………………14 参考文献…………………………………………14 附录………………………………………………15 管脚绑定…………………………………………15 前言 1.实验目的 在QuartusⅡ软件平台下，运用verilog硬件描述语言和DE2来实现数字时钟功能。数字时钟包括组合逻辑电路和时序电路，能够正确显示时、分、秒，并有校时、暂停功能，要求在数码管上正确显示。 在完成基本要求的基础上，可进一步增加功能、提高性能，如增加闹铃功能。 2.实验思想 本实验的难点主要在于如何使时钟正确显示，并在数码管上显示，在实验过程中，在输出波形时出现了问题，50MHz太大，波形输出所需时间太长，最后新建了一个文件，将输入时钟脉冲改为1Hz，这样波形输出所需时间就大大减少，顺利完成本实验。 二．设计方案 1.设计原理 数字时钟是一个对标准频率（1Hz）进行计数的计数电路。数字时钟分为分频器、时计数器、分计数器、秒计数器，当秒计数器计满60后触发分计数器，分计数器计满60后触发时计数器，当计满24小时后又开始下一轮循环。通过校时电路可对分和时进行校正，通过暂停键实现暂停功能。数字时钟要完成显示需要6个数码管，数码管显示要用到7段数码显示译码器程序来正确显示时间。 2.设计过程 （1）分频 利用分频器将clk_50MHz变为频率为1Hz，这样使得数字时钟正常计数。 （2）计时 当秒后一位小于9时，秒后一位一直加1，当秒后一位大于等于9，即为9时，下一个脉冲秒后一位为0，此时看秒前一位。当秒前一位小于5时，秒前一位一直加1，当秒前一位大于等于5，即为5时，下一个脉冲秒前一位为0，此时看分后一位。当分后一位小于9时，分后一位一直加1，当分后一位大于等于9，即为9时，下一个脉冲分后一位为0，此时看分前一位。当分前一位小于5时，分前一位一直加1，当分前一位大于等于5，即为5时，下一个脉冲分前一位为0，此时看小时。当小时前一位为2，此时当小时后一位小于3时，小时后一位一直加1，当小时后一位大于等于3，即为3时，下一个时钟脉冲小时前一位后一位均为0。当小时前一位不为2，此时当小时后一位小于9时，小时后一位一直加1，当小时后一位大于等于9时，即为9时，下一个时钟脉冲小时后一位为0，小时前一位加1。 （3）校时，秒分时加1 秒、分、时分开校时，秒与分均从0计到59，时从0计到23。其中ss1与pause相当于一个，即ss1可写可不写。 （4）数码管显示（6个） DE2上的数码管为共阳极，即为低电平有效电路。数码管如图所示。 以下为源程序： module clock(_50MHZ,pause,ss1,sm1,sh1,s0,s1,m0,m1,h0,h1); input _50MHZ,pause,ss1,sm1,sh1; reg [3:0] second0,second1,minute0,minute1,hour0,hour1; output re