VHDL设计初步(新模版).pptVIP

CASE state IS WHEN sa = IF x=1 THEN state = sb; ELSE state=sa; END IF; WHEN sb = IF x=1 THEN state = sc; ELSE state=sa; END IF; WHEN sc = IF x=1 THEN state=sd; ELSE state=sa; END IF; WHEN sd = IF x=1 THEN state = sd; ELSE state=sa; END IF; END CASE; END IF; --reset END PROCESS； z=1 when state=sd and x=‘0 else 0; END ARCHITECTURE behave; 0/1 1/0 1/0 sa 1/0 0/0 0/0 0/0 sb sc sd x/z 1/0 习 题 （Ex-1）画出下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); END ENTITY mux21; （Ex-2）图中所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。 选择控制的信号s1和s0为STD_LOGIC_VECTOR类型； 当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 习 题 （Ex-3）图中所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 习 题 （Ex-4）图中是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 习 题 （Ex-5）给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。 习 题 （Ex-6）根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。 （Ex-7）设计含有异步清零和计数使能的16位二进制加减可控计数器。 习 题 数字信号的发送和接收电路 序列产生器 数字锁 汽车尾灯控制电路 交通灯控制器 三层电梯控制器 竞赛抢答计时器 EDA实验题目 出租车计费器 秒表 智能数字钟 电子琴 乐曲演奏自动演奏器 流水灯 自动售票机 * * * 3.2 计数器设计的其他表述方法 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; -- 运算符重载 ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN