EDA课程设计抢答器.doc

燕 山 大 学 课 程 设 计 说 明 书 共 NUMPAGES 19 页 第 PAGE 4 页 燕山大学 课 程 设 计 说 明 书 题目： 抢答器 学院（系）： 电气工程学院 年级专业： 08级电气工程及其自动化 学 号： 学生姓名： 指导教师： 教师职称： 实验师 燕山大学课程设计（论文）任务书 院（系）：电气工程学院 基层教学单位：电子实验中心 学 号 学生姓名 专业（班级） 08应电4班 设计题目 抢答器 设 计 技 术 参 数 ●五人参赛，每人一个按钮； ●主持人一个按钮，按下开始，具有复位功能； ●抢中者对应的指示灯亮； ●显示抢中者序号； ●有人抢答时，蜂鸣2s。 设 计 要 求 ●用拨码开关设定主持人及参赛者按钮； ●用红色信号指示灯组L1-L5表示对应参赛者指示灯； ●用点阵显示抢中者序号。 工 作 量 ●学会使用Max+PlusII软件、Verilog HDL语言和实验箱； ●独立完成电路设计，编程下载、连接电路和调试； ●参加答辩并书写任务书。 工 作 计 划 了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电路设计； 学习Verilog HDL语言，用Verilog HDL进行程序设计 学习使用实验箱，继续电路设计； 完成电路设计； 编程下载、连接电路、调试和验收； 答辩并书写任务书。 参 考 资 料 《数字电子技术基础》.阎石主编.高等教育出版社. 《EDA课程设计A指导书》.郑兆兆等编. 指导教师签字 基层教学单位主任签字 说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。 2011年1月13日 目 录 第一章 设计说明……………………………………………………………………………4 1.1 设计思路………………………………………………………………………4 1.2 模块介绍………………………………………………………………………4 第二章 Verilog HDL设计源程序 …………………………………………………………5 第三章 波形仿真图 ………………………………………………………………………13 第四章 管脚锁定及硬件连线 ……………………………………………………………16 第五章 总结 ………………………………………………………………………………17 参考文献 ……………………………………………………………………………………18 设计说明 设计思路 本次EDA课程设计的题目是抢答器。要求实现5人抢答功能；有人抢答时蜂鸣2S；用L1-L5表示对应参赛者指示灯；用点阵显示抢中者序号。 根据任务书的要求，当有第一个抢答信号时，将对应的端口置为高电平，同时产生锁定信号将其余抢答者的信号屏蔽，端口连接红色信号指示灯组L1-L5，同时作为蜂鸣器和点阵的输入信号。当主持人复位按钮按下时，将所有端口置零，即可开始下次抢答。 当输出端口q1至q5有信号，即有人抢答时，给蜂鸣器高电平使其发声，同时利用对clk的分频控制延时，延时结束给蜂鸣器低电平。 点阵模块根据输入的q1至q5信号，依次产生对应的点阵控制信号RA和ROW。 本次设计包括clk，k1，k2，k3，k4，k5，reset六个输入和q1，q2，q3，q4，q5，RA，ROW，flag八个输出。其中RA，ROW为八位，7为高位，0为低位。q1至q5与红色信号指示灯组L1-L5相连；RA、ROW与点阵的控制端RA、ROW相连；flag与SPKER相连。 1.2模块介绍 本次课程设计的模块包括抢答部分、点阵显示部分和蜂鸣器部分。 抢答部分利用always块对每个clk的上升沿敏感，利用外层的if语句判断主持人按钮reset是否按下，若没有按下进入内层if语句，对5个抢答者的信号依次进行判定并产生输出信号q1至q5及锁定信号lock。理论上可分辨时间相差0.001秒的抢答信号，对于实际应用来说已经够用了，提高clk频率可以进一步提高分辨率。 点阵显示部分采用if循环，控制在每个clk的上升沿计数值加1，构成八进制计数器，得到点阵的扫描信号；if语句嵌套case语句将抢答者情况罗列出来，对ROW、RA依次进行赋值。 蜂鸣器部分在每个clk的上升沿判断是否有人抢答，若有信号转入循环延时，同时蜂鸣器开始发声，对1KHZ的clk进行分频，延时结束后，蜂鸣器无声。 第2章 Verilog HDL设计源程序 顶层模块： module qiangdaqi(clk