北交大数电实验报告.docx

数字电子技术研究性学习 组合逻辑电路综合设计 学院： 电子信息工程学院 指导老师： 任希 学生姓名： 廉胜权 学号：小组成员： 欧阳超 成绩： 日期：2015年12月5日 研究题目 1、综合设计： 当4个输入信号A、B、C和D从0000～1111不断循环时，输出4 路F4F3F2F1如题图3所示信号。用2片8选1数据选择器，1片7432，1片7404，1片7400、若干电阻和三极管设计实现题图1波形电路。 图1 综合设计波形图 2、研究内容及要求： 所有门的延时为10ns。而且4路在t时刻同时产生。每一路能驱动100mW的负载。 器件研究 1、74151数据选择器 74LS151为互补输出的8选1数据选择器。选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 （1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。 （2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。 2、门芯片手册 t P 7404六非门 8ns 60mW 7432四或门 14ns 96mW 7400四与非门 7ns 90mW 上述数据可看出，这几个门电路都不能直接驱动负载，不满足题目要求。 原理分析 1、列真值表 A B C D F1 F2 F3 F4 1 0 0 0 0 1 0 0 0 2 0 0 0 1 0 0 1 0 3 0 0 1 0 0 1 0 0 4 0 0 1 1 0 0 1 0 5 0 1 0 0 0 0 1 0 6 0 0 0 1 1 0 0 0 7 0 1 1 0 0 0 1 0 8 0 1 1 1 0 1 0 0 9 1 0 0 0 0 1 0 0 10 1 0 0 1 0 1 0 0 11 1 0 1 0 1 0 0 0 12 1 0 1 1 1 1 1 1 13 1 1 0 0 1 0 0 0 14 1 1 0 1 0 1 0 0 15 1 1 1 0 0 0 1 0 16 1 1 1 1 1 0 0 0 2、卡诺图化简 F1卡诺图 F2卡诺图 F3卡诺图 CD\AB 00 01 11 10 00 1 0 1 0 01 0 1 0 0 11 0 0 1 1 10 0 0 0 1 CD\AB 00 01 11 10 00 0 0 0 1 01 0 0 1 1 11 0 1 0 1 10 1 0 0 0 CD\AB 00 01 11 10 00 0 1 0 0 01 1 0 0 0 11 1 0 0 1 10 0 1 1 0 3、得最简式 F1=ABCD+ABCD+ACD+ABCD+ABC F2=ABCD+ABCD+ACD+ABC+ABD F3=ABD+BCD+ABD+BCD F4=ABCD 4、最终表达式 由于两片数据选择器74151的输出端中有两个取非端，所以决定用F1、F2的值来表示F3、F4。其真值表如下： F1 F2 F3 F4 0 0 1 0 0 1 0 0 1 1 1 1 1 0 0 0 根据真值表得： F3=F1⊙F2=F1*F2+F1*F2=（F1+F2）F1*F2 F4=F1*F2=F1*F2 电路连接 设计的总电路图如下： 图2 总设计图 1、0000H到FFFFH字信号发生电路的设计 由于我仿真用的是proteus软件，里面没有multism给定的字信号发生器，所以我利用74161计数器的工作原理设计了一个代替的字信号发生器（如图3）。如下图：74161有四个输入端D0、D1、D2、D3，使能端ENP、ENT接高电平使计数器工作，清零端MR=0则输出全为0，所以MR接高电平。时钟信号CP控制使得D0～D3从0000依次加1，直到FFFF，如此循环，实现字信号发生的功能。输出端Q3～Q0从高位到低位输出。 图3 字发生器设计 2、F1、F2输出电路 F1、F2表达式可用ABCD四位二进制信号表示： F1=0000+0101+1010+1011+1100+1111 F2=0010+0111+1000+1001+1011+1101 比较F1和A、B、C、D的波形图可以得出选择控制端CBA=000～111时对应X0～X7应该接的输入信号。 图4 接线分析图 F1、F2电路连接完成如下： 图5 F1、F2输出电路 3、F3、F4输出电路 根据表达式连接电路如下： 图6 F3、F4输出电路 延时同步研究 题目所给所有门的延时为10ns，由于F1、F2到F3、F4各通过了2个门，延时20ns，所以在F