学习汇报AMBA总线协议.pptx

阶段学习汇报 ——AMBA总线协议;目录;1. AMBA 总线简介;1.1.1 高级高性能总线（AHB） 用于高性能、高时钟频率的系统模块。 1.1.2 高级系统总线（ASB） 用于高性能的系统模块之间。在并不要求AHB的高性能特征的地方使用。 1.1.3 高级外设总线（APB） 用于低功耗外设。;1.2 AMBA规范的目的;;1.3 基于AMBA的典型微控制器;一个典型的AMBA系统如下图;2. AMBA AHB;2.1 概述;为了支持multiple master，需要arbiter来仲裁；decoder负责位解码，从multiple slave中选择要回应transfer的slave。 两个mux则负责bus的routing（以不适用tristate bus）。如下图;Bus上传输的信号有七种：clock，arbitration，address，control signal，write data，read data，response signal 除了clock和arbitration之外，其他的信号都会经过mux。 经过master to slave mux的信号为：address，control signal，write data 经过slave to master mux的为：read data，response signal;Name;Name;2.2 Basic transfer;transfer 在 data phase 时若无法在1个clock cycle内完成，slave可用HREADY信号延长transfer。参考下图，当HREADY为Low时，表示transfer尚未结束，为High是则表示transfer结束。;由于一次transfer需要两个phase，为了增加总线的performance，AHB将多次transfer pipeline。 当前transfer的data phase与下一次transfer的address phase是重叠的。;2.3 Control signal;2.3.1 Transfer type(HTRANS[1:0]) ;2.3.2 Burst type(HBURST[2:0]);HBURST = 010 （WRAP4）;HBURST = 011（INCR4）;HBURST = 100（WRAP8）;HBURST = 101（INCR8）;2.3.3 Transfer direction(HWRITE);2.3.4 Transfer size(HSIZE[2:0]);2.3.5 Protection control(HPROT[3:0]);2.4 Slave response;RETRY和SPLIT的区别;SPLIT能让低优先权的master在合理的情况下，取得bus的所有权，让AHB有更好的设计。缺点是，是设计更加复杂。 4个response中，OKAY需要1个cycle，其他三个response都需要2个cycle。;2.5 Arbitration;当arbiter决定在当前burst结束后，转移bus的所有权，arbiter会在倒数第二个transfer的address被sample之后，改变HRANT信号，所有新的HGRANT信号会跟最后一个transfer的address一起在同一个时间被sample;RETRY/SPLIT response时，其第二个cycle必须是IDLE transfer以便让arbiter去改变bus owner。下图介绍HGRANT如何利用IDLE transfer的cycle变化;3. AMBA APB;3.1 APB概述;Name;3.2 Write transfer ;3.3 Read transfer;3.4 APB slave与APB bridge;谢谢！