第八章PLD可编程逻辑器件PLD.pptVIP

第一节 可编程逻辑器件PLD概述 第二节 可编程逻辑阵列PLA 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第三节 可编程阵列逻辑PAL 第五节 高密度可编程逻辑器件HDPLD 三. 现场可编程门阵列（FPGA） 2. GAL输出逻辑宏单元OLMC的组成 或门：输入端共八个乘积项，一个乘积项来自于选择器PTMUX 第四节 通用逻辑阵列GAL 异或门：当XOR(n)=1时，异或门起反相作用； 当XOR(n)=0时，异或门起同相作用。 状态存储器，构成时序电路 PTMUX—选择与阵列输出的第一个乘积项或低电平 四个数据选择器： TSMUX—选择三态缓冲器的控制信号 芯片统一OE信号 与阵列第一个乘积项 高电平 低电平 FMUX—与阵列反馈信号的来源 触发器的反相输出Q 本单元的输出 相邻单元的输出 固定低电平 时钟控制 使能控制 组合输出 时序输出 OMUX—选择输出方式 编程元件：AC1(n)、 AC0—编程实现 3. 输出逻辑宏单元OLMC输出结构 专用输入组态 专用输出组态 组合输入/输出组态 寄存器组态 寄存器组合I/O组态 第四节 通用逻辑阵列GAL 三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止，可作输入端用。 I/O可以作为输入端，提供给相邻的逻辑宏单元。 本级输入信号却来自另一相邻宏单元。 本单元的反馈信号和去相邻单元的信号都被阻断 三态缓冲器使能，异或门的输出不经过D触发器，直接由处于使能状态的三态门输出，属于组合输出 组合输出 适合于三态I/O缓冲等双向组合逻辑电路 时钟和使能可配置作输入使用 时序输出——从触发器的输出同相Q端输出 或门的输入有8个乘积项 输出缓冲器的使能信号 时钟，作为公共端 适合于实现计数器、移位寄存器等时序逻辑电路 使用场合不同，适合实现在一个带寄存器器件作组合输出； CLK和OE公用，不能做输入。 4. GAL的特点 (1) 有较高的通用性和灵活性：既可实现组合电路，又可实现时序电路。 (2) 100％可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，电编程、电擦写。 第四节 通用逻辑阵列GAL （一）GAL器件结构和特点 (3) 高性能的E2COMS工艺：使GAL的高速度、低功耗，编程数据可保存20年以上。 (4) 100%可测试：GAL的宏单元接成时序状态，可以通过测试软件对它门的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果100％可测。 4. GAL的特点 第四节 通用逻辑阵列GAL （一）GAL器件结构和特点 （二）GAL器件的编程方法和应用 ? 编程对象：与阵列和输出宏单元 ? 编程手段：软件开发平台和硬件编程设备， ? 编程方法： ? 早期的GAL器件编程需要使用专门的编程器，将需要编程的GAL器件插入编程器进行编程，然后将编程后的GAL器件连接在设计者的设计系统。 ? 新一代的GAL器件，可以脱离开编程器，直接在设计者的电路系统上编程。 第四节 通用逻辑阵列GAL 二、通用阵列逻辑GAL器件 ? 汇编型软件：如FM，这类软件没有简化功能，要求输入文件采用最简与或式的逻辑描述方式； ? 编译型软件：如Synario软件平台，这类软件的特点是待实现的逻辑电路是由设计者根据软件平台规定的图形输入文件或可编程逻辑设计语言编写的语言输入文件进行描述，然后软件平台对设计者的电路进行描述转换，分析，简化，模拟仿真、自动进行错误定位等。 ? 时钟必须共用； ? 或的乘积项最多只有8个； ? GAL器件的规模小，达不到在单片内集成一个数字系统的要求； ? 尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。 第四节 通用逻辑阵列GAL ? SPLD的阵列容量较小，不适合于实现规模较大的设计对象。 ? SPLD片内触发器资源不足。不能适用于规模较大的时序电路。 ? SPLD输入、输出控制不够完善，限制了芯片硬件资源的利用率和它与外部电路连接的灵活性。 ? SPLD编程下载必须将芯片插入专用设备，使得编程不够方便，设计人员 企盼提供一种更加直捷、不必拔插待编程芯片就可下载的编程技术。 基本包含三种结构： 　　 　　CPLD是阵列型高密度可编程控制器，其基本结构形式和PAL、GAL相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比PAL和GAL大得多。? 逻辑阵列块（LAB） 可编程I/O单元 可编程连线阵列（PIA）。 一、CPLD(复杂可编程逻辑器件