同步时序逻辑电路的设计(精).pptVIP

* 6.3 同步时序逻辑电路的设计 6.3.1 设计同步时序逻辑电路的一般步骤 6.3.2 同步时序逻辑电路设计举例 6.3 同步时序逻辑电路的设计 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。 6.3.1 设计同步时序逻辑电路的一般步骤 同步时序电路的设计过程 (1)根据给定的逻辑功能建立原始状态图和原始状态表 (2)状态化简-----求出最简状态图 ； 合并等价状态，消去多余状态的过程称为状态化简 等价状态：在相同的输入下有相同的 输出，并转换到同一个次态去的两个 状态称为等价状态。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量 和输出变量的数目和符号。 ②找出所有可能的状态和状态转换之间的关系。 ③根据原始状态图建立原始状态表。 (3)状态编码（状态分配）； (4)选择触发器的类型 (6)画出逻辑图并检查自启动能力。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数， (5)求出电路的激励方程和输出方程 ； （M:状态数;n:触发器的个数） 2n-1M≤2n 例1 用D触发器设计一个8421 BCD码同步十进制加计数器。 8421码同步十进制加计数器的状态表 0 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 1 8 0 0 0 1 1 1 1 0 7 1 1 1 0 0 1 1 0 6 0 1 1 0 1 0 1 0 5 1 0 1 0 0 0 1 0 4 0 0 1 0 1 1 0 0 3 1 1 0 0 0 1 0 0 2 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 次 态 现 态 计数脉冲CP的顺序 6.3.2 同步时序逻辑电路设计举例 0 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 1 8 0 0 0 1 1 1 1 0 7 1 1 1 0 0 1 1 0 6 0 1 1 0 1 0 1 0 5 1 0 1 0 0 0 1 0 4 0 0 1 0 1 1 0 0 3 1 1 0 0 0 1 0 0 2 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 次 态 现 态 计数脉冲CP的顺序 (2) 确定激励方程组 0 0 0 0 0 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 0 1 0 0 1 0 0 0 激励信号 D3、 D2、 D1、 D0是触发器初态的函数 D3、 D2、 D1、 D0、是触发器初态还是次态的函数？ 画出各触发器激励信号的卡诺图 画出完全状态图 电路具有自启动能力 (3) 画出逻辑图，并检查自启动能力 画出逻辑图 例2: 设计一个串行数据检测器。电路的输入信号X是与时钟脉冲同步的串行数据，其时序关系如下图所示。输出信号为Z；要求电路在X信号输入出现110序列时，输出信号Z为1，否则为0。 a —— 初始状态; b—— A输入1后; c —— A输入11后; d —— A输入110后。 2.）定义输入 输出逻辑状态和每个电路状态的含义； 1.）确定输入、输出变量及电路的状态数: 输入变量：A 状态数：4个 输出变量：Z 解: (1)根据给定的逻辑功能建立原始状态图和原始状态表 2. 状态化简 列出原始状态转换表 b/ 0 a/ 0 d c/ 0 d/ 1 c c / 0 a / 0 b b / 0 a / 0 a A=1 A=0 次态/输出 现态 c /0 a/1 c c/0 a / 0 b b /0 a/ 0 a A=1 A=0 次态／输出 现态 a b c 0/0 1/0 0/0 1/0 1/0 0/1 3、状态分配 令 a = 00，b = 01，c = 11， 11 /0 00 / 1 11 11 /0 00 / 0 01 01 /0 00 / 0 00 A=1 A=0 Q1n+1 Q0n+1 ／Y 现态 Q1Q0 4、选择触发器的类型 触发器个数: 两个。 类型：采用对 CP 下降沿敏感的 JK 触发器。 a b c 0/0 1/0 0/0 1/0 1/0 0/1 5. 求激励方程和输出方程 11 /0 00 / 1 11 11 /0 00 / 0 01 01 /0 00 / 0 00 A=1 A=0 Q1n+1 Q0n+1 ／Y 现态 Q1Q0 J=X K=1 J=1 K=X J=X K=0 J=0 K=X 状态转换真值表及激励信号 K0 J0 K1 J1 激励信号 Y A 0 0 0 0 0 0 0 × × 0 0 0 1 0 1