基于CoreConnect总线的SDRAM控制器设计与验证-软件工程专业论文.docxVIP

学校代码  10701 学 号 1211122876 分 类 号  TN4 密 级 公开 西安电子科技大学 硕士学位论文 基于 CoreConnect 总线的 SDRAM 控制器 设计与验证 作者姓名： 领 域： 学位类别： 王思润 软件工程 工程硕士 学校导师姓名、职称： 企业导师姓名、职称： 贾护军 副教授 田泽 研究员 提交日期： 2015 年 3 月 Design and Verification of a SDRAM controller Based on CoreConnect bus A thesis submitted to XIDIAN UNIVERSITY in partial fulfillment of the requirements for the degree of Master in Software Engineering By Wang si run Supervisor: Jia hu jun Tian ze Mar 2015 西安电子科技大学 学位论文独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说 明并表示了谢意。 学位论文若有不实之处，本人承担一切法律责任。 本人签名： 日 期： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研 究生在校攻读学位期间论文工作的知识产权单位属于西安电子科技大学。学校有 权保留送交论文的复印件，允许查阅、借阅论文；学校可以公布论文的全部或部 分内容，允许采用影印、缩印或其它复制手段保存论文。同时本人保证，获得 学位后结合学位论文研究成果撰写的文章，署名单位为西安电子科技大学。 必威体育官网网址的学位论文在 年解密后适用本授权书。 本人签名： 导师签名： 日 期： 日 期： 摘要 摘要 随着现代社会进入了信息化时代，各种各样的信息都得以快速发展，伴随而 来的是数据的存储量越来越大，所以对存储芯片的要求也越来越高。大容量、高 安全性的高速存储芯片已成为了时代发展的主流。SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)凭借其集成度高、功耗低、可靠性 高、处理能力强等优势成为最佳选择。但是 SDRAM 却具有复杂的时序，为了使 其满足日益增长的存储需求，SDRAM 存储器的控制芯片应运而生。虽然 SDRAM 控制器已经发展到 了 DDR4 （ Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，双倍速率的第四代同步动态随机存储器），但其 设计复杂，成本较高。本文设计的 SDRAM 控制器正是为了解决这个问题。 本文选择可编程逻辑器件中广泛使用的 FPGA（ Field－ Programmable Gate Array，现场可编程门阵列），使用硬件描述语言 Verilog，遵循自顶向下的设计思 想实现对 SDRAM 控制器的设计。本文分析了 SDRAM 控制器的发展现状，确认 其设计目标。通过分析 CoreConnect 总线中的 PLB（Processor Local Bus，处理器 局部总线）总线协议、DCR（Device Control Register Bus，设备控制寄存器总线） 总线协议，以及 SDRAM 存储器的性能、特点、时序要求，设计出 SDRAM 控制 器的各项性能指标、所需实现功能以及其时序要求。随后，对 SDRAM 控制器的 各个模块进行详细设计。因 PLB 总线时序和 SDRAM 存储器的时序不同，故在接 口转换单元采用大量异步 FIFO（First Input First Output，先入先出队列）进行跨时 钟域处理；在数据控制模块后设计了校验和错误检测模块，采取 ECC 校验和奇偶 校验两种检验方式保证数据存储的安全性；采用片选空间的起始、结束地址可编 程，SDRAM 的行列、逻辑 Bank 可编程的设计方法提高本设计的适用范围。最后 采用模块级验证和系统级验证两种方法对 SDRAM 控制器进行验证，通过对波形 图的分析，本设计能够实现从 PLB 总线发送单拍、四字 Line、八字 Line、双字 Burst、 四字