时序电路.PPT

Making Wider Memories 构造多位存储器 Tie the address and control lines in parallel and Keep the data lines separate. For example Make a 4×4-bit memory from 4, 4-word by 1-bit memories ?? Note: Both 16×1 and 4×4 memories take 4-chips and hold 16 bits of data. Dynamic RAM - Block Diagram Block Diagram – See Figure 9-14 in text Refresh Controller and Refresh Counter 刷新控制器 —— 控制DRAM的刷新操作 刷新计数器 ——产生存储器行地址 Read and Write Operations Application of row address —— 施加行地址 RAS Application of column address ——施加列地址 CAS Why is the address split?——为什么要分割？ Why is the row address applied first? ——为什么要先施加行地址？ DRAM（P420） 三种刷新 RAS控制刷新: 加载行地址线后RAS由1变为0时刷新 CAS先于RAS有效刷新 先CAS由1变为0,接着RAS由1变成0启动刷新 隐藏刷新 正常读操作结束时刷新。CAS保持为0，RAS高低循环变化 刷新周期 集中式刷新：16~64ms 分散式刷新: 15.6μs SDRAM时序----突(猝)发长度 = 4 1 2 3 4 5 6 7 8 That’s AllThanks, C U! 组合函数的实现 布尔函数 以下和最小项有关 使用译码器 使用多路复用器 使用PLA（ROM，PAL，FPGA，LUT） Example 使用3-8译码器实现 一位二进制加法器 Example 多路复用器实现全加器 Example Multiplexer Implementation of 4-Variable Function 输入选取变量连接 前3个变量（ A B C） 最后一位变量D 与 输出 F 或者常量0、1建立逻辑关系 PLA Example Arithmetic Function and Circuits Half Adder and Full Adder Adder 串行进位（行波进位）加法器 Adder 并行(先行)进位 Ai Bi Ci Ci+1 Gi Pi Si And …… 乘法器 其他运算电路 递增 递减 与常数乘除 填0和扩展 时序电路 离散信号 锁存器——Latch 存储状态，稳定的状态1或0，一定条件下可变状态 触发器——Flip-Flops 每次触发，其状态只能变化一次的锁存器 主从触发 SR 边沿触发 D 消除了主从触发器的“一次性采样”可能导致的错误状态的变化 时序电路设计 状态表 状态图 激励方程，输入方程 输出方程 波形图——时序图 逻辑图 Example 5-4 状态图/表 使用D FF 设计 根据状态表，得到D FF的输入方程和 电路的输出方程 得到电路设计： 触发器类型 Table 5-8 SR，D，JK，T Register 寄存器——保存数据 寄存器门控的概念 寄存器的基本操作 存储数据 传输操作 寄存器组 基本运算 load, count, shift, add, bitwise OR 寄存器标记和RTL 标记 R2, PC, IR R1(1), PC(7:0), AR(L)) R1 ? R2, PC(L) ? R0) R0 ? M[AR], R3 M[PC] )— 存储器地址 RTL Register Transfer Lanquege R 7 6 5 4 3 2 1 0 15 8 7 0 15 0 PC(H) PC(L) R2 Conditional Transfer If (K1 =1) then (R2 ? R1) is shortened to K1: (R2 ? R1) where K1 is a control variable specifying a conditional executionof the microoperation. ? R1 R