ch06-5若干典型的时序逻辑集成电路.ppt

74LVC161逻辑功能表 输 入 输 出 清零 预置 使能 时钟 预置数据输入 计 数 进位 CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC L × × × × × × × × L L L L L H L × × ↑ D3 D2 D1 D0 D3 D2 D1 D0 * H H L × × × × × × 保 持 * H H × L × × × × × 保 持 * H H H H ↑ × × × × 计 数 * CR的作用？ PE的作用？ 例6.5.1 试用74LVC161构成模216的同步二进制计数器。 1. 异步二-十进制计数器 将图中电路按以下两种方式连接： 试分析它们的逻辑输出状态。 接计数脉冲信号，将Q0与 相连； （1） 接计数脉冲信号，将Q3与 相连 （2） 两种连接方式的状态表 计数顺序 连接方式1（8421码） 连接方式2（5421码） Q3 Q2 Q1 Q0 Q0 Q3 Q2 Q1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 0 3 0 0 1 1 0 0 1 1 4 0 1 0 0 0 1 0 0 5 0 1 0 1 1 0 0 0 6 0 1 1 0 1 0 0 1 7 0 1 1 1 1 0 1 0 8 1 0 0 0 1 0 1 1 9 1 0 0 1 1 1 0 0 2. 用集成计数器构成任意进制计数器 例 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中 有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 (1) 反馈清零法 (2) 反馈置数法 （1）工作原理 置初态Q3Q2Q1Q0=0001， ① 基本环形计数器 状态图 3. 环形计数器 第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， 第五个CP:Q3Q2Q1Q0=0010， a、电路 ② 扭环形计数器 b、状态表 状态编号 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 0 0 0 0 1 2 0 0 0 1 1 3 0 0 1 1 1 4 0 1 1 1 1 5 1 1 1 1 1 6 1 1 1 1 0 7 1 1 1 0 0 8 1 1 0 0 0 9 1 0 0 0 0 c、状态图 置初态Q3Q2Q1Q0=0001， 状态编号 Q4 Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 0 0 0 0 1 2 0 0 0 1 1 3 0 0 1 1 1 4 0 1 1 1 1 5 1 1 1 1 1 6 1 1 1 1 0 7 1 1 1 0 0 8 1 1 0 0 0 9 1 0 0 0 0 译码电路简单,且不会出现竞争冒险 6.7 时序可编程通用阵列逻辑器件(GAL) 2、输出结构类型太多，给设计和使用带来不便。 2、输出端设置了可编程的输出逻辑宏单元（OLMC）通过编程可将OLMC设置成不同的工作状态，即一片GAL便可实现PAL 的5种输出工作模式。器件的通用性强； GAL的优点： 1、由于采用的是双极型熔丝工艺，一旦编程后不能修改； PAL的不足： 1、采用电可擦除的E2CMOS工艺可以多次编程； 3、GAL工作速度快，功耗小 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 此处说明电压电流等为什麽用相量形式. * 等效电路由三个基本元件构成 * 放大电路存在电抗元件，如电容、电感。因此输入信号的频率不同，电路的输出响应也不同。 * 6.5 若干典型的时序逻辑集成电路 6.5.1 寄存器和移位寄存器 6.5.2 计数器 6.5 若干典型的时序逻辑集成电路 1、 寄存器 6.5.1 寄存器和移位寄存器 寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。 一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。 8位CMOS寄存器74HC374 脉冲边沿敏感的寄存器 8位CMOS寄存器74HC/HCT374 1 1 1 1 1 1 0 1 1 1 8位CMOS寄存器74LV374 高阻 H H ↑ H 高阻 L L ↑ H 存入数据，禁止输出 H H ↑ L 对应内部触发器的状态 L L ↑ L 存入和读出数据 Q0~Q7 DN CP 输出 内部触发器 输 入 工作模