第4章VerilogHDL语言基础.ppt

* * 3．Verilog HDL行为语句——过程赋值语句 　　VerilogHDL的过程赋值语句必须放在always过程块中，用来对寄存器型变量赋值，分为阻塞(blocking)型赋值语句和非阻塞(non_blocking)型赋值语句，其基本格式为： 　　被赋值变量赋值操作符赋值表达式; 　　被赋值变量通常是reg型或integer型变量，可以是变量的某一位或某几位，也可以是用拼接符{}拼接起来的寄存器向量。 　　若赋值操作符采用＝，则称为阻塞赋值；若赋值操作符采用＝，则称为非阻塞赋值。赋值表达式指符合Verilog HDL规范的任意表达式。 * * * 谢谢大家！ 感谢您的观看！ * * * * * * * * * * * * * * * * 4．3 VerilogHDL模块的3种建模方式 　　从VerilogHDL的描述风格看，分为结构描述、数据流描述、行为描述以及混合描述。 　　通过一个例子认识Verilog HDL的3种建模方式，图中电路实现的功能是，当sel=0时，out＝a；当sel＝1时，out=b。 * * * * 4．3．1 模块的结构描述方式 1．结构描述的概念 　　Verilog HDL结构描述是通过调用逻辑元件，描述它们之间的连接，建立逻辑电路的模型。 　　逻辑元件，包括Verilog HDL内置门级元件、内置开关级元件、自主开发的已有模块或商业IP模块。结构描述的核心是逻辑元件的模型及其调用方法。 与传统的具有固定输入输出数量的逻辑门器件不同，Verilog HDL中的内置门级元件是一种动态模型，可以根据用户调用时的输入输出列表动态生成相应的电路结构。 * ２、内置逻辑元件 * 多输入 多输出 * * * * * 4．3．2 模块的数据流描述方式 1．数据流描述的概念 　　根据信号(变量)之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式，称为数据流描述。即将传统意义上的“逻辑表达式”，运用运算符，变成持续赋值语句中的表达式。 　　格式： 　　assign 连线型变量名=赋值表达式； 　　持续赋值语句是并发执行的，每条持续赋值语句对应着独立的逻辑电路，它们的执行顺序与其在描述中的顺序无关。　　 * * * * 4．3．模块的行为描述方式 1．行为描述的概念 　　逻辑电路的行为描述关注逻辑电路输入输出的因果关系(行为特性)，即在何种输入条件下，产生何种输出(操作)，并不关心电路的内部结构。EDA的综合工具能自动将行为描述转换成电路结构，形成网表文件。 　　当电路的规模较大或时序关系较复杂时，通常采用行为描述方式进行设计。支持电路的行为描述，是硬件描述语言的最大优势。设计人员可以摆脱传统的逻辑器件的限制，设计出各式各样的、具有特色和个性的功能模块，进而构成系统。 * 2．行为描述模型 　　所谓行为描述，就是在always过程块中采用各种行为语句描述逻辑功能。 　　注意：在always过程块中被赋值的所有信号(变量)，都必须在数据类型说明时定义为寄存器型(通常为reg型或integer型)。 * 　　一般情况下，always进程带有触发条件，这些触发条件列在敏感信号表达式中，只有当触发条件满足时，begin-end块语句才被执行。 　　在一个模块中可以有多个always进程，它们是并发执行的。 * 　　always过程块的功能是：监视敏感信号表达式，当该表达式中任意一个信号(变量)的值改变时，就会执行一遍块内语句。因此，应将所有影响块内取值的信号(变量)列入。 　　当有多个敏感信号时，用or连接。敏感信号表达式又称敏感事件列表。 例如： @ ( a ) //当信号a的值发生改变时 @ (a or b) //当信号a或信号b的值发生改变时 a和b称为电平敏感型信号，代表的触发事件是信号除了保持稳定状态以外的任意一种变化过程。 　　这种电平敏感型信号列表常用在组合逻辑的描述中，以体现输入随时影响输出的组合逻辑特性。 * 　　例如： @(posedge clock) //当clock的上升沿到来时 @(negedge clock) //当clock的下降沿到来时 @(posedge clock or negedge reset) //当clock的上升沿到来或当reset的下降沿到来 clock和reset信号称为边沿敏感型信号，posedge描述对信号的上升沿敏感；negedge描述对信号的下降沿敏感。 　　这种边沿敏感型信号列表适合描述同步时序电路，以体现同步时序电路的特点——在统一时钟作用下改变电路的状态。 * * 3）用always过程块描述组合逻