《EDA技术及应用》朱正伟-三,四,五章部分课后题答案要点.docVIP

第三章 3-5设计一个4选1多路选择器，当选择输入信号分别取“00”、“01”、“10”和“11”时，输出信号分别与一路输入信号相连。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY max4_1 IS PORT(a,b,c,d,s1,s2 : IN STD_LOGIC; y : OUT STD_LOGIC); END ENTITY max4_1; ARCHITECTURE hf1 OF max4_1 IS SIGNAL ss : STD_LOGIC_VECTOR (0 TO 1); BEGIN ss=s2s1; PROCESS(ss) BEGIN CASE ss IS WHEN 00 = y=a; WHEN 01 = y=b; WHEN 10 = y=c; WHEN 11 = y=d; WHEN OTHERS = NULL; END CASE; END PROCESS; END hf1; 3-6设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 设计思路：根据7人表决电路设计要求，7人中至少有4个通过才可以表决通过，故可以在程序中设置一个变量temp，使其在表决电路中遇1则加1，遇0则加0（设计中1表示通过，0表示不通过）。当temp=4时，表示表决通过，当temp4时表决不通过。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity vote7 is port (men:in std_logic_vector(6 downto 0); output: out bit); end vote7; architecture behave OF vote7 IS begin process(men) variable temp: integer begin temp:=0; for i in 0 to 6 loop if(men(i)=1)then temp:=temp+1; else temp:=temp; end if; end loop; case temp is when 0 to 3 =output=0; when 4 to 7 =output=1; end case ; end process; end behave; 第四章 4-6试写出4选1多路选择器VHDL描述。选择控制信号为s1和s0,输入信号为a，b，c，d，输出信号为y。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41a IS PORT (a,b,c,d,s0,s1:IN STD_LOGIC; --输入信号 y:OUT STD_LOGIC); --输出信号 END ENTITY mux41a; ARCHITECTURE one OF mux41a IS SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S=s0s1; --并置操作，获得二维矢量数据类型 PROCESS(s0,s1,a,b,c,d) --敏感信号 BEGIN CASE S IS WHEN00= y=a; WHEN01= y=b; WHEN10= y=c; WHEN11= y=d; WHEN OTHERS=NULL; --其它情况为空值 END CASE; --CASE语句结束 END PROCESS; --PROCESS进程语句结束 END ARCHITECTURE one; 4-7使给出1位全减器的VHDL描述,要求:首先设计1位半减器,然后用例化语句将它们连接起来。设x为被减数，y为减数，sub_in是借位输入，diff是输出差,sub_out是借位输出。 (1.1)：实现1位半减器h_suber(diff=x-y；s_out=1,xy) LIBRARY IEEE; --半减器描述(1):布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS