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第五章 时序逻辑电路 §5-1 概述 §5-2 时序逻辑电路的分析方法 §5-3 若干常用的时序逻辑电路 5.3.1 寄存器和移位寄存器 5-3-2 计数器 §5-4 时序逻辑电路的设计方法 4、四位二进制可逆计数器74LS191 逻辑符号 （二） 同步十进制计数器 集成同步十进制加法计数器有74LS160。电路框图、功能表 和74LS161相同，但输出只有0000~1001十个稳定状态。 集成同步十进制可逆计数器有74LS190。电路框图、功能表和74LS191相同。 功能表 1 X 1 X 保持 0 X X 预置数 0 1 0 加法计数 0 1 1 减法计数 CPI S LD U/D 工作状态 X Q3 Q2 Q1 Q0 C/B CPI 74LS191 LD D3 D2 D1 D0 CPO U/D S S=0，C/B=1时，CPO=CPI 进位输出函数C=Q3Q0 状态转换图见下页 同样，十进制减法计数器在电路上稍加修改，然后只要将加法中的Q换为Q即可。 74LS160的状态转换图 （Q3Q2Q1Q0 ） 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1110 1111 1100 1101 C=Q3Q0=1 tpd tpd 二、异步计数器 1、异步二进制加法计数器 构成（以三位为例） 时序图 计数状态 （在时序图上读） 1J C1 1K 1J C1 1K 1J C1 1K 1 FF0 FF1 FF2 CP0 CP1 CP2 Q0 Q1 Q2 0 CP0 t 0 Q0 t 0 Q1 t 0 Q2 t 1 2 3 4 5 6 7 8 (CP1) (CP2) tpd 2、异步十进制计数器 2.异步二进制减法计数器 如果将T’触发器之间按二进制减法计数规则连接，就可得到二进制减法计数器。 1J C1 1K 1J C1 1K 1J C1 1K 1 FF0 FF1 FF2 CP0 CP1 CP2 Q0 Q1 Q2 这里仍然以三位为例，并且仍采用下降沿动作。 电路连接图如图所示。 时序图参见书本图5.3.29。 目前常用的4位异步二进制加法计数器有74LS293、74LS393等 只是对异步4位二进制计数器稍加修改。 功能说明（表1） 3、异步二——五——十进制计数74LS290 CP输入端 进制 输出状态 分频端 CP0 Q0 二 0、1 Q0为二分频端 CP1 Q3Q2Q1 五 000~100 Q3为五分频端 CP1 Q3Q2Q1Q0 十 0000~1001 Q3为十分频端 且Q0与CP1相连 输出端 S91 S92 R01 R02 CP1 CP0 Q0 Q1 Q2 Q3 S 1J C1 1K R ≥1 1J C1 1K R ≥1 1J C1 1K R FF0 FF1 FF2 FF3 S 1J C1 1K R 功能说明 异步置0端 RO1 RO2 异步置9端 S91 S92 功能说明 1 1 X 0 1 1 0 1 置 0 0 X 1 1 X 0 1 1 置 9 0 0 0 0 计 数 （表2） 逻辑符号 CP0 CP1 Q3 Q2 Q1 Q0 R01 R02 S92 S91 74LS290 用作十进制时的连线 CP0 CP1 Q3 Q2 Q1 Q0 R01 R02 S92 S91 74LS290 置 9 端有两个，全高时有效；清零端有两个，全高时有效；置 9 优先，清零次之。计数时两者均应无效。 三、任意进制计数器的构成方法 用 N 进制计数器，构成 M 进制计数器 （一） MN 的情况:关键点——设法跳过（N-M）个状态 1、复位法（即清零法）——使用于有异步置零输入端的计数器 利用第M+1个状态译码，使 RD=0 ， 电路输出 M个稳定状态， 不等下一个CP脉冲到来，电路立即回到0000状态。 第M+1个状态为暂态，不等稳定，就已消失。 例1：试用74LS160（具有异步清零端）构成六进制计数器，用清零法。 状态转换表 连线图 RD=0 状态转换图 （Q3Q2Q1Q0 / Y） 进位输出 CP Q3 Q2 Q1 Q0 Y 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 1 6 0 1 1 0 0 0 0 0 0000 0001