作为字地址信息存储与编址例设某程序执行前r0=0x1122334.PPT

计算机组成原理第四章 知识点二：半导体存储器与芯片扩展 主讲教师：吴非 问题引入 半导体存储器是如何存储数据的？存储器是如何与CPU连接的？如何进行容量的扩展？ 学习建议 系统观：与总线、CPU设计紧密联系，存储器的组织方法决定了数据、指令的存放位置和访问逻辑，而存储芯片与CPU的连接和扩展方法与CPU的结构密切相关， 目前计算机是总线架构。 构造观：理解半导体存储器的存储机理和与系统连接方法。 1.静态RAM存储器 基本存储单元 存放一位信息的基本电路 SRAM基本单元存储结构和存储机理 存储结构： 6管结构 存储机理：依靠双稳态触发内部反馈电路储存信息 1.静态RAM存储器 SRAM存储器的组成 存储体、地址译码电路、I／O电路和控制电路 2.动态RAM存储器 DRAM 组织方式 存储结构： 4管 存储机理：电容存储电荷 DRAM动态刷新 定义：补充电荷 原因：电荷泄露 方法: 按行刷新 3.动态RAM刷新方式 例.刷新周期为2ms，存储矩阵用128×128结构，存储体的读/写周期为0. 5 s ,，采用三种不同刷新方式的平均读写周期是多少？ 采用集中刷新的存储器平均读写周期 T= 2ms / (4000 – 128 ) = 0.5165s 集中式：将2ms读写周期分成2000/0.5 = 4000个读写时间段。前面4000-128=3872个读写时间段用于读/写，后面128个读写时间段用于刷新，在此阶段，不允许进行读写操作，故称为死时间. 3.动态RAM刷新方式 分散式：各刷新周期分散安排在存取周期中，对于本例的实际则是存储器的读写周期变成了1 s，其中前 0.5 s为读/写时间，0.5 s为刷新时间。 异步式：刷新周期分散安排在2ms内，每隔一段时间刷新一行。将2ms分成128个时间段，每段时间为 2000 / 128 = 15. 5  s，每隔15.5微秒提一次刷新请求；平均周期同集中式 4.信息存储与编址 存储字长与数据字长的概念 存储字长：存储器数据线的宽度 数据字长：系统数据总线的宽度 数据存放方式：大端和小端 大端（big-endian）: 最高字节地址(最左边)作为字地址 (正常存放方式) 小端（little-endian）:最低字节地址(最右边)作为字地址 4.信息存储与编址 例. 设某程序执行前　r0 =0x执行下列指令： 　　 r1=0x100 STR r0, [r1] LDRB r2 ,[r1] 5.主存储芯片与CPU连接和扩展 通过总线连接 地址线、数据线、控制线（读 / 写控制线、片选） 存储器扩展方法 位扩展 ：当数据位不足时，并行扩展 字扩展 ：当容量不足时，串行扩展 字位同时扩展：当数据位和存储体的容量均不足时使用 5.主存储芯片与CPU连接和扩展 位扩展 数据总线扩展， 并行工作 所需芯片数量: K= 数据线位数/ 存储体数据位 本例 K=32 控制线和地址线并联 5.主存储芯片与CPU连接和扩展 字扩展 地址总线扩展， 同一时间仅一片芯片工作 所需芯片数量: L= 主存容量/ 存储体容量 L= 2 CPU地址线数-存储体地址线数 本例 L=8 片选产生方法：译码 5.主存储芯片与CPU连接和扩展 字扩展时不同存储体的地址范围 低位地址，芯片内部编址 高位地址， 芯片间片选信号译码 A14 A13 A12 A0 0 0 0 0 . . . 0 0 0 1 1 . . . 1 0 1 0 0 . . . 0 0 1 1 1 . . . 1 1 0 0 0 . . . 0 1 0 1 1 . . . 1 1 1 0 0 . . . 0 1 1 1 1 . . . 1 5.主存储芯片与CPU连接和扩展 字位扩展 地址总线、数据总线同时扩展 所需要存储体的数量 P = K × L = (存储器的容量*数据位)/(存储芯片的容量*芯片的数据位) 例 P=   知识点二 回顾 存储单元结构和组织方式 半导体存储器的组成、特点和用途 存储芯片与CPU的连接和扩展方法