基于ise时序约束.docVIP

TOC \o 1-3 \h \z \u HYPERLINK \l _Toc288572677 ISE时序约束笔记1——Global Timing Constraints PAGEREF _Toc288572677 \h 1 HYPERLINK \l _Toc288572678 ISE时序约束笔记2——Global Timing Constraints PAGEREF _Toc288572678 \h 3 HYPERLINK \l _Toc288572679 ISE时序约束笔记3——Global Timing Constraints PAGEREF _Toc288572679 \h 5 HYPERLINK \l _Toc288572680 ISE时序约束笔记4——Global Timing Constraints PAGEREF _Toc288572680 \h 7 HYPERLINK \l _Toc288572681 ISE时序约束笔记5——Timing Groups and OFFSET Constraints PAGEREF _Toc288572681 \h 8 HYPERLINK \l _Toc288572682 ISE时序约束笔记6——Timing Groups and OFFSET Constraints PAGEREF _Toc288572682 \h 10 HYPERLINK \l _Toc288572683 ISE时序约束笔记7——Path-Specific Timing Constraints PAGEREF _Toc288572683 \h 13 HYPERLINK \l _Toc288572684 ISE时序约束笔记8——Achieving Timing Closure PAGEREF _Toc288572684 \h 17 一、全局约束 时序约束和你的工程 执行工具不会试图寻找达到最快速的布局布线路径。——取而代之的是，执行工具会努力达到你所期望的性能要求。 性能要求和时序约束相关——时许约束通过将逻辑元件放置的更近一些以缩短布线资源从而改善设计性能。 没有时序约束的例子 该工程没有时序约束和管脚分配 ——注意它的管脚和放置，与管脚距离较远 ——该设计的系统时钟频率能够跑到50M 时序约束的例子 和上面是相同的一个设计，但是加入了3个全局时序约束。 ——它最高能跑到60M的系统时钟频率 ——注意它大部分的逻辑的布局更靠近器件边沿其相应管脚的位置 更多关于时序约束 时序约束应该用于界定设计的性能目标 1.太紧的约束将会延长编译时间 2.不现实的约束可能导致执行工具罢工 3.查看综合报告或者映射后静态时序报告以决定你的约束是否现实 执行后，查看布局布线后静态时序报告以决定是否你的性能要求达到了——如果约束要求没有达到，查看时序报告寻找原因。 1、路径终点 有两种类型的路径终点： 1. I/O 管脚（pads） 2.同步单元（触发器，锁存器，RAMs） 时序约束的两个步骤： 1.路径终点生产groups（顾名思义就是进行分组） 2.指定不同groups之间的时序要求 全局约束使用默认的路径终点groups——即所有的触发器、I/O pads等 问题思考 单一的全局约束可以覆盖多延时路径 如果箭头是待约束路径，那么什么是路径终点呢？ 所有的寄存器是否有一些共同点呢？ 问题解答 什么是路径终点呢？ ——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。 所有的寄存器是否有一些共同点呢？ ——它们共享一个时钟信号，约束这个网络的时序可以同时覆盖约束这些相关寄存器间的延时路径。 2、周期约束 周期约束覆盖由参考网络钟控的的同步单元之间（触发器等）的路径延时。 周期约束不覆盖的路径有：1、input pads到output pads之间的路径（纯组合逻辑路径）；2、input pads到同步单元之间的路径 ；3、同步单元到output pads之间的路径。 ? 周期约束特性 周期约束使用最准确的时序信息，使其能够自动的计算： 1.源寄存器和目的寄存器之间的时钟偏斜（Clock Skew） 2.负沿钟控的同步单元 3.不等同占空比的时钟 4.时钟的输入抖动（jitter） 假设： 1.CLK信号占空比为50% 2.周期约束为10ns 3.由于FF2将在CLK的下降沿触发，两个触发器之间的路径实际上将被约束为10ns的50%即5ns ? 3、时钟输入抖动（Clock Input Jitter） 时钟输入抖动是源时钟的不确定性（clock uncertainty）之一 时钟的不确定时间必须从以下路径扣除： ——周期约束建立时间路径