组合逻辑电路设计案例..doc

PAGE PAGE 14 目录 目录 简单门电路‥‥‥‥‥‥‥‥‥‥‥‥1 三态门及总线缓冲器‥‥‥‥‥‥‥‥‥‥‥‥3 转换器‥‥‥‥‥‥‥‥‥‥‥‥6 并置运算器‥‥‥‥‥‥‥‥‥‥‥‥8 奇偶校验器‥‥‥‥‥‥‥‥‥‥‥‥9 加法器‥‥‥‥‥‥‥‥‥‥‥‥11 选择器‥‥‥‥‥‥‥‥‥‥‥‥12 编译码器‥‥‥‥‥‥‥‥‥‥‥‥18 二输入与门 ★程序1： 出处：4.1.1 例4-1知识点：注意代入语句使用时与实际电路工作情况保持一致，延时是必须要考虑的因素。ENTITY and2 IS　PORT (a,b:IN BIT;　　 c:OUT BIT);END ENTITY and2;ARCHITECTURE and2_behav OF and2 IS　BEGIN 出处：4.1.1 例4-1 知识点：注意代入语句使用时与实际电路工作情况保持一致，延时是必须要考虑的因素。 ★程序2： ENTITY and2 IS　GENERIC (rise,fall:TIME);　　 PORT (a,b: IN BIT;　　 c: OUT BIT)END ENTITY and2;ARCHITECTURE behav OF and2 IS　　SIGNAL internal:BIT;　　 BEGIN　　 internal=a AND b; 出处：4.1.4 例4-4知识点：GENERIC语句常用于不同层次之间点的信息传递，该例中使用GENERIC语句分别对信号的上升时间和下降时间进行了定义。c=internal AFTER (rise) WHEN internal=1 ELSE　　 internal AFTER ( 出处：4.1.4 例4-4 知识点：GENERIC语句常用于不同层次之间点的信息传递，该例中使用GENERIC语句分别对信号的上升时间和下降时间进行了定义。 ★程序3： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nand2 IS　　PORT (a, b:?IN STD_LOGIC;　　 y:?OUT STD_LOGIC);END ENTITY nand2;ARCHITECTURE nand2_2 OF nand2 IS　　BEGIN　　 t1:PROCESS (a, b)IS 出处：7.1.1 例7-2知识点：采用RTL方式描述构造体，使用CASE语句实现器件的逻辑功能。VARIABLE comb:STD_LOGIC_VECTOR (1 DOWNTO 0);　　 BEGIN　　 comb:=a b;　　 CASE comb IS　　 WHEN 00=y=1;　　 WHEN 01=y=1;　　 WHEN 10=y=1;　　 WHEN 11=y=0;　　 WHEN OTHERS=y=X;　　 END CASE;　　 出处：7.1.1 例7-2 知识点：采用RTL方式描述构造体，使用CASE语句实现器件的逻辑功能。 三态门电路 ★程序1： 出处：7.1.4 例7-15知识点：利用IF语句的多选择分支功能描述三态门，注意输入、输出间的控制关系。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_gate IS　PORT (din, en:?IN STD_LOGIC;　　 dout:?OUT STD_LOGIC);END ENTITY tri_gate;ARCHITECTURE zas OF tri_gate IS　 出处：7.1.4 例7-15 知识点：利用IF语句的多选择分支功能描述三态门，注意输入、输出间的控制关系。 IF (en=1) THEN　　 dout=din;　　 ELSE　　 dout=Z;　　 END IF; 　END PROCESS;END ARCHITECTURE zas; ★程序2： 出处：7.1.4 例7-16知识点：使用卫式BLOCK结构描述，注意条件的设立。ARCHITECTURE blk OF tri_gate IS　BEGIN　　tri_gate2:BLOCK (en=1)　　 BEGIN　　 出处：7.1.4 例7-16 知识点：使用卫式BLOCK结构描述，注意条件的设立。 八位单向总线缓冲器 ★程序1： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A