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//该模块为8分频器
module div8(
clk,
divout); //端口列表
input clk;
output divout; //端口说明
reg [2:0]div;
reg divout; //定义数据类型
initial
divout=0; //初始化
always @(posedge clk)
begin
div=div+1;
divout=div[2]; //3bit计数器，实现8分频
end
endmodule
//该模块实现16分频器
module div16(
clk,
divout); //端口列表
input clk;
output divout; //端口说明
reg [3:0]div;
reg divout; //定义数据类型
initial
div=0; //初始化
always @(posedge clk)
begin
div=div+1;
divout=div[3]; //4bit计数器，实现16分频
end
endmodule
//该模块为64分频器，降低时钟速率
module div64(
clk,
divout); //输入输出端口列表
input clk;
output divout; //输入输出端口说明
reg [5:0]div;
reg divout; //数据类型定义
initial
div=0; //初始化
always @(posedge clk)
begin
div=div+1;
divout=div[5]; //6bit计数器,用作分频
end
endmodule
//该模块实现128分频
module div128(
clk,
divout); //端口列表
input clk;
output divout; //端口说明
reg [6:0]div;
reg divout; //数据类型定义
initial
div=0; //初始化
always @(posedge clk)
begin
div=div+1;
divout=div[6]; //7bit计数器，实现128分频
end
endmodule
//该模块实现1024分频器
module div1024(
clk,
clk_m); //端口列表
input clk;
output clk_m; //端口定义
reg [9:0]div;
reg clk_m; //定义数据类型
initial
div=0; //初始化
always @(posedge clk)
begin
div=div+1;
clk_m=div[9]; //10bit计数器，实现1024分频
end
endmodule
//该模块为数字锁相环
module dpll(
clk , //clock
rzcd , //code input double edge detection
bsyn ); //locked clock
input clk ;
input rzcd ;
output bsyn ;
reg bps ;
reg bsyn ;
reg [1:0]pre ; //edge detection
reg [3:0]preset ; //count setting
reg [3:0]count ; //count
///////////////////////////////////////////////////////
//edge detection
always @(posedge clk)
begin
pre[1]=pre[0];
pre[0]=rzcd;
if(pre==2b01 || pre==2b10)
bps=1;
else
bps=0;
end
///////////////////////////////////////////////////////
//form bit syn-pluse
always @(posedge clk) begin
if(count==0)
count=preset;
else
count=count-1;
if(count=11 count=4)
bsyn=1;
else
bsyn=0;
end
///////////////////////////
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