基于VHDL语言数字钟设计.pdf

长江大学学报 ( 自然科学版) 2008年3 月 第5 卷第 1 期: 理工 Journal of Yangtze Univer sity (Nat Sci Edit) Mar1 2008, Vol1 5 No1 1: Sci Eng # 255 # VHDL 陈茂源 ( 中国地质大学 ( 武汉) 信息工程学院, 湖北 武汉 430074) [ ] 随着电子设计自动化 (EDA) 技术的进步, 数字电路在实际生活当中已经占据了重要的 置。详 细介绍了用 VH DL 语言开发数字钟的方法, 并对整个系统的设计过程作了具体介绍, 同时简介了EDA 技术和VHDL 语言。 [ ] EDA 技术; VH DL 语言; 数字钟 [ ] TP312 [ ] A [ ] 167321409 (2008) 012N2552 03 随着人类的不断进步, 现代电子设计技术已进入一个全新的阶段, 传统的电子设计方法、工具和器 [ 1] 件在更大的程度上被EDA 所取代。在EDA 技术 中, 最令人关注的的是逻辑设计仿真测试技术。该 技术的出现, 使电子系统设计大为简化。设计速度快、体积小、功耗小的集成电路已成为趋势。笔者详 [ 1] 细介绍了在Altera 公司的Ma + PlusII 开发系统中基于VHDL 语言设计的数字钟 。 1 设计流程 数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要 求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模 块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的 [ 1] 布局, 再下载到硬件中实现设计。利用MAX + plus II 进行电路设计的具体设计过程如下 : 1) MAX + plus Ò支持多种设计输入方式, 如原理图输入、波形输入、文本输入和它 们的混合输入。 2) 设计输入完后, 用MAX + plus Ò的编译器编译、查错、修改直到设计输入正确, 同时将对输入文件进行逻辑简化和优化, 最后生成一个编程文件。这是设计的核心环节。 3) MAX + plus Ò为设计者提供完善的检查方法设计仿真和定时分析。其目的是检验 电路的逻辑功能是否正确, 同时测试目标器件在最差情况下的时延, 这一查错过程对于检验组合逻辑电 路的竞争冒险和时序逻辑电路的时序、时延等至关重要。 4) 当电路设计和校验之后, MAX + plus Ò的Programmer 将编译器所生成的编译文 件下载到具体的CPLD 或者现场可编程门阵列 (Field2Progr ammable Gate Array, FPGA) 器件中, 即 实现目标器件的物理编程。 2 系统设计 [2, 3] 基于VHDL 语言, 用Top2Down 的思想进行设计 。 在各个模块都编译通过的基础上在顶层用原理图的方法实 现。具体实现步骤如下: 1) 这是在进行系统具体编程设计之前就 应该做的工作。有了这一步, 就对数字钟的模块有了了解。 在具体设计时只要根据这些模块各自的功能去编写程序, 就 1 大大提高了工作效率。系统总体结构框图如图1 所示。 [ 收稿日期] 20072 12222 [作者简介] 陈茂源 ( 19852) , 男, 2004 年大学入学, 现主要从事智能系统与信号处理方 的学习工作。 # 256 #