集成电子学(第六章).ppt

第六章 新型纳米CMOS器件 随着器件尺寸不断缩小，体硅CMOS技术发展已经越来越接近基本物理极限。 实际上尺寸缩小受制于经济和物理两方面。 低成本缩小器件尺寸，提高性能的手段在于设计的改进，除了通过栅工程以及沟道工程来改善小尺寸器件的性能，开发一些新的器件结构将有助于CMOS克服按比例缩小的限制，使CMOS技术在纳米时代继续日新月异地发展。 一、新型衬底结构器件 SOI MOS器件 SOI MOSFET是一种采用SOI(Silicon On Insulator)衬底材料制备的器件。 由于埋氧化层的存在，SOI电路寄生电容小，而且易于实现全介质隔离，避免了闩锁效应。 薄膜全耗尽SOI技术由于实现体反型，载流子迁移率增大，电流驱动能力提高，跨导增强，而且短沟道效应小、亚阈值斜率陡直，在高速和低压、低功耗电路中有着广阔的应用前景，尤其适于纳米CMOS应用。 在器件特征尺寸不断缩小的情况下，SOI技术的优势愈来愈突出，已成为未来几代IC技术的优选技术。 体硅技术在器件特征尺寸缩小到亚100nm以后，为抑制短沟效应需要采用多种新的工艺技术，如HALO、POCKET注入，超浅结技术等，随着沟道长度的不断缩小，这些技术的实现，尤其是横向沟道工程的实现十分困难，而且会带来器件其他方面性能的损失。 而薄膜全耗尽SOI器件由于采用很薄的硅膜，易于实现超浅结技术，可以很好地抑制短沟道效应，避免了体硅中复杂的超浅结形成技术及沟道高掺杂带来的迁移率退化。 模型方面，UC Berkeley大学开发的BSIMSOI模型已嵌入到电路模拟软件SPICE中。 SOI材料方面，除了以前的注氧隔离(SIMOX)技术和键合减薄(BONDED)技术，近年来还兴起了智能剥离(smart-cut)技术等。 产品现状，随着美国IBM公司、我国台湾TSMC公司宣布提供SOI的加工服务，美国AMD公司宣布100nm以后的产品全线SOI化。 SOIMOS器件特性与器件的硅膜厚度紧密相关。根据硅膜厚度和硅膜中掺杂浓度的情况，可以将SOIMOS器件分为厚膜器件、薄膜器件以及介于两者之间的中等膜厚器件。划分的主要依据是栅下最大耗尽区宽度Xdm。 对于厚膜器件，硅膜厚度tsi大于于2xdm，即在正背界面形成的耗尽区之间存在一个中性区域，正背界面之间没有耦合，这种器件一般又称为部分耗尽器件。 当中性体区不接地处于悬浮状态时，将出现严重的浮体效应，对器件和电路性能将产生较大影响。 对于薄膜器件，硅膜厚度～小于于xdm，当器件开启时，硅膜处于全耗尽状态(除去由于背栅偏压使背界面处于积累或反型情况)，通常将这种器件称为全耗尽器件(FD)SOIMOS 。 全耗尽器件器件具有较高的电流驱动能力，陡直的亚阈值斜率，较小的短沟道和窄沟道效应及Kink效应。 SOI CMOS等比例缩小理论 考虑到对器件截止态电流的限制，要使缩小后的器件仍具有较好的亚阈值特性，则器件的有效沟道长度必须大于一个最小值Lmin 。 Lmin由器件参数tox、xj，衬底掺杂浓度NA和电源电压决定，Lmin和器件参数的关系如下： 其中， xs和xD分别是源、漏pn结的耗尽区宽度。针对一定工艺，Leff，tox和xj，以及VDD都是固定的，则设计者只能改变衬底掺杂浓度NA来满足要求，即 这就意味着，对于 的技术，在1V电源电压下，衬底掺杂浓度要达到1018cm-3。 图6.1说明了衬底掺杂浓度对体硅CMOS亚阈值特性的影响。针对给定的器件参数 则 时不能获得满意的亚阈值特性，掺杂浓度必须增大到1018cm-3。 但是提高衬底掺杂浓度会增大结电容，使电路速度受到影响，另外，高掺杂浓度使表面电场增大也会影响器件性能。 为了克服体硅CMOS按比例缩小过程中遇到的这些问题，可以使体硅CMOS在低温下工作。如果在77K下工作，对于掺杂浓度为1017cm-3的器件，也可以获得良好的开关性能。 另外一种解决途径是采有薄膜全耗尽（FD）SOI器件 图6.2示出了FD SOI器件的结构。由于源、漏区下面是厚的埋氧化层，使结电容极大地减小。 由于采用很薄的硅膜，在垂直方向的电场有很大变化，引起水平方向的电势曲率加大，因而有助于建立起电子势垒，防止电子从源区注入到沟道。这样，通过改变垂直结构控制水平方向的泄漏电流。 对图6.2所示的SOI MOS器件结构，硅膜中的电势由下述泊松方程决定： 求解上述微分方程,是把求解2D泊松方程简化为求解沿硅膜和栅氧化层界面的一维电势分布。 关键是给出硅膜和埋氧化层背界面的边条件。不同的边条件对电势分布有不同的影响。 要减小水平方向的泄漏电流，需要较大的源-沟道之间的电势差，