微电子技术新进展.ppt

* * * * * * * 高勇 * * 193nm（immersion) 光刻技术成为 Sub-100nm(90nm-32/22nm)工艺的功臣 新的一代曝光技术？ ·传统的铝互联（电导率低、易加工） ·铜互连首先在0.25/0.18μm技术中使用 ·在0.13μm以后，铜互连与低介电常数绝缘材料共同使用（预测可缩到20nm） ·高速铜质接头和新型低-k介质材料,探索碳纳米管等替代材料 第二个关键技术：多层互连技术 器件及互连线延迟 0 0.5 1 1.5 2 2.5 3 3.5 4 1997 1999 2001 2003 2006 2009 延迟值(ns) 器件内部延迟 2厘米连线延迟 （bottom layer） 2厘米连线延迟 （top layer） 2厘米连线延迟约束 互连技术与器件特征尺寸的缩小 新型器件结构-高性能、低功耗晶体管 FinFET Nano Electronic Device 新型材料体系 SOI材料 应变硅 高K介质 金属栅电极 第三个关键技术:新器件与新材料  Challenges to CMOS Device Scaling Electrostatics ? Double Gate - Retain gate control over channel - Minimize OFF-state drain-source leakage Transport ? High Mobility Channel - High mobility/injection velocity - High drive current for low intrinsic delay Parasitics ? Schottky S/D - Reduced extrinsic resistance 4. Gate leakage ? High-K Dielectrics - Reduced power consumption 5. Gate depletion ? Metal Gate 1 2 3 BULK 4 5 Si CMOS is expected to dominate for at least the next 10 - 15 years while scaling of traditional FETs is expected to slow in the next 5-10 years, so finding ways to add function and improve performance of future ICs with new materials and device structures is crucial. SOI(Silicon-On-Insulator） 绝缘衬底上的硅技术 QUASI-PLANAR SOI FinFET 10 nm GATE LENGTH FinFET 随着 t gate 的缩小，栅泄漏电流呈指数性增长 超薄栅 氧化层 栅氧化层的势垒 G S D 直接隧穿的泄漏电流 栅氧化层厚度小于 3nm后 tgate 大量的 晶体管 栅介质的限制 传统的栅结构 重掺杂多晶硅 SiO2 硅化物 经验关系: L ? T ox Xj1/3 90nm→65nm工艺：栅极栅介质已经缩小到1.2nm了 （约等于5个原子厚度）栅极栅介质太薄，就会造成漏电电流穿透 在45nm工艺中采用High－K＋金属栅极晶体管 使摩尔定律得到了延伸（可以到35nm、25nm工艺） 隧穿效应 SiO2的性质 栅介质层Tox 1纳米 量子隧穿模型 高K介质 ? 杂质涨落 器件沟道区中的杂 质数仅为百的量级 统计规律 新型栅结构 ? 电子输运的 渡越时间～ 碰撞时间 介观物理的 输运理论 ? 沟道长度 L50纳米 L 源 漏 栅 Tox p 型硅 n+ n+ 多晶硅 NMOSFET 栅介质层 新一代小尺寸器件问题 带间隧穿 反型层的 量子化效应 电源电压1V时，栅介质层中电场 约为5MV/cm，硅中电场约1MV/cm 考虑量子化效应 的器件模型 ? … ... 可靠性 诞生基于新原理的器件和电路 Which can replace Si CMOS? Targets: Lower cost Less power consumption Higher performance DNA IC Single electron transistor (SET) Spintronics Carbon N