课件：第讲的逻辑类型.ppt

Reto Zimmermann研究的成绩和不足 成绩 尽可能针对电路的实际状态仿真 负载、级连、fanout、fanin、电路多样性、极端情况、激励信号覆盖面尽可能大 通过深入细致地分析、考证，澄清了很多片面的结论 不足 他的结论是依据自己的仿真结果，而仿真条件是 0.6微米CMOS工艺（Vtn=0.8V，Vtp=-0.8V） 对同一电路用Hspice分别针对3.3V和1.5V情形仿真 对于必威体育精装版工艺（VDD和阈值都降低），结论是否还成立？ 如有兴趣，你可以来考证一下 本讲参考文献 Low-power logic styles-- CMOS versus pass-transistor logic Low-power logic styles for full-adder circuits Selectively clocked skewed logic (SCSL)-- a robust low-power logic style for high-performance applications High-speed dynamic logic styles for scaled-down CMOS and MTCMOS technologies dynamic CMOS logic and rom 讲义内容 LP需求、必要性 便携和电池，散热和封装制冷成本，器件极限和可靠性、性能极限，环保 功耗源 电路级LP技术 工艺级LP技术 逻辑（门）级LP技术 RTL级LP技术 算法级LP技术 体系结构级LP技术 系统级LP技术 EDA技术 动态、泄漏、短路、静态 封装、低VDD、多VDD、多VT 逻辑风格 降低gltich、信号同步、门控时钟 并行、流水线、预计算 减运算，运算替换，编码 LP设计方法学、设计流程、库、EDA厂家工具介绍 异步电路，功耗管理，动态电源电压调整，门控 功耗度量 跳变能耗、峰值功耗、平均功耗、功耗延迟积 模拟实现还是数字实现？ 模拟LP设计影响因素，数/模选择原则 低摆幅，电荷循环利用 休息一会 THANK YOU SUCCESS * * 可编辑 CPL CPL-Complementary Pass-transistor Logic 两路NMOS，双路 串耦合上拉PMOS，实现摆幅恢复，速度快，直通功耗大 两输出反相器，有良好驱动 输入负载小 易于实现AND、OR、XOR、多选器；实现NAND、NOR，时电路复杂 EEPL EEPL-energy economized PL 上拉PMOS管的源不接VDD，接另一路的反相器输出 延迟和功耗均不如CPL好 DPL DPL-Double PL 互补全摆幅传输 不需摆幅恢复电路 健壮性好 晶体管多，且PMOS晶体管尺寸一般大 节点电容增加 双路传输门逻辑 CMOS+为单路传输门逻辑 与CMOS和其他逻辑比没有竞争力 LEAP LEAP-Single PL 单通道，NMOS支路； 面积、时延、功耗小 反馈上拉PMOS实现摆幅恢复 比CPL中的串耦合PMOS慢 仅用于VDD大于（VTHN+ VTHP） 情形 输入高电平经NMOS有阈值损失， 无法开启后级反相器和上拉PMOS管 SRPL SRPL-Swing Restored PL 来源于CPL 不需上拉PMOS 串耦合的输出反相器构成latch 摆幅恢复和输出缓冲 驱动能力和时延矛盾 反相器尺寸不能太大 直通功耗 级连易导致不可靠 输入输出有耦合（PPL也有） 对晶体管尺寸高敏感 仅在一些特殊电路中表现出可接受的性能 PPL PPL-push-pull PL CPL去掉输出反相器 其中一个上拉PMOS由NMOS替代 晶体管少 输出驱动特性比SRPL还差 需VDD大于（VTHN + VTHP） 不同静态逻辑类型比较 综合比较 结论 互补CMOS仍是最佳选择 个别逻辑风格在实现某些特定电路时可能在某些指标上有优势，如CPL实现full adder 单/双路 是否有阈值损失 THANK YOU SUCCESS * * 可编辑 静态逻辑类型 哪一个是LP的？ 哪个是LP的逻辑类型？ 曾经有不少文献提出很多新的LP的逻辑类型 用full adder做实例，比较了CMOS实现和他们提出的新逻辑实现的功耗 认为新逻辑类型比CMOS的功耗更低 他们的结论是否全面、正确？ Reto Zimmermann的研究 Reto Zimmermann Integrated Systems Laboratory , Swiss Federal Institute of Technology (ETH), Zurich, Switzerland Low-Power Logic S